CN105071796A

CN105071796A - 能够抵抗双节点翻转的时域加固锁存器

Info

Publication number: CN105071796A
Application number: CN201510487614.1A
Authority: CN
Inventors: 徐江涛; 闫茜; 聂凯明; 高志远; 姚素英; 高静; 史再峰
Original assignee: Tianjin University
Current assignee: Tianjin University
Priority date: 2015-08-10
Filing date: 2015-08-10
Publication date: 2015-11-18

Abstract

本发明涉及抗辐射集成电路设计领域，为提供一种能够抵抗双节点翻转的锁存器，不仅能够抵抗双节点翻转，而且能够抵抗输入线和时钟线上的SET，并且能够使锁存器的存储状态不会发生改变。为此，本发明采取的技术方案是，能够抵抗双节点翻转的时域加固锁存器，由3个二输入保护门(Double？Input？Guard_gate,DIG)，4个延时单元，2个传输门，2个反相器和1个三选二多路选择器组成；输入D经过一个反相器和一个低电平导通的传输门后的节点为1,节点1和其经过第一个延时单元后的节点2共同作为第一个二输入保护门的输入。本发明主要应用于抗辐射集成电路的设计制造。

Description

能够抵抗双节点翻转的时域加固锁存器

技术领域

本发明涉及抗辐射集成电路设计领域，尤其设计采用时域冗余和空间冗余技术对时序电路进行加固。从而使时序电路具有抗单粒子翻转(Singleeventupset，SEU)和多比特翻转(Multiple-bitupsets，MBUs)的能力。具体讲,涉及能够抵抗双节点翻转的时域加固锁存器。

技术背景

对于应用于空间环境中的数字电路，特别是时序电路，单粒子翻转(Singleeventupset)的发生会严重影响芯片功能的正确性。随着集成电路尺寸的减小以及芯片供电电压的下降，多比特翻转(Multiple-bitupsets)发生的几率正在逐步上升，从而影响电路的性能。

针对SEU的防护，可以采用电路设计的手段对电路进行加固。而冗余手段又是基于电路设计对其进行加固的一种主要的方法。例如，三模冗余就是基于冗余手段采用电路设计的方法对电路进行加固的一种方法。它是将输入信号复制成三份，然后送入表决器进行表决。这种方法可以有效的抵抗SEU的发生而不能对电路进行多节点加固。DICE结构也能够抵抗SEU，但是不能够对输入信号进行加固。针对于MBUs的防护，已经成为现在研究的重点。但是相关的报道为之甚少。已有的能够抵抗MBUs的锁存器或者在单个辐射粒子不会造成不同阱中的敏感节点同时发生翻转的假设下提出的，或者不能抵抗输入信号上的单粒子脉冲(SingleeventTransient，SET)。

发明内容

为克服现有技术的不足，本发明的目的是提供一种能够抵抗双节点翻转的锁存器。该锁存器不仅能够抵抗双节点翻转，而且能够抵抗输入线和时钟线上的SET，并且能够使锁存器的存储状态不会发生改变。为此，本发明采取的技术方案是，能够抵抗双节点翻转的时域加固锁存器，由3个二输入保护门(DoubleInputGuard_gate,DIG)，4个延时单元，2个传输门，2个反相器和1个三选二多路选择器组成；输入D经过一个反相器和一个低电平导通的传输门后的节点为1,节点1和其经过第一个延时单元后的节点2共同作为第一个二输入保护门的输入；节点1和其经过第二个延时单元后的节点3共同作为第二个二输入保护门的输入；节点1和其经过第三个延时单元后的节点4共同作为第三个二输入保护门的输入；第一、二、三个二输入保护门的输出节点依次是5、6、7，它们也是三选二多路选择器的输入，三选二多路选择器的输出节点为8,节点8经过第四个延时单元和一个高电平导通的传输门后反馈至节点1；节点1连接一个反相器后输出，输出节点为Q。

二输入保护门为其晶体管级结构，两个PMOS管PM1、PM2和两个NMOS管NM1、NM2构成，PM1、PM2串联、NM2、NM1依次串联，PM1的源级接VDD，PM2的漏极接NM2的漏极，NM1的源级接GND，PM1和NM1的栅极作为一个输入In1，PM2和NM2的栅极作为另一个输入In2，PM2和NM2的漏极作为输出O。

延时单元结构为两个反相器中间连一个PMOS管P2和一个NMOS管N2，晶体管P1、N1和P3、N3分别构成两组反相器，其中P1、P3的源级接VDD，N1、N3的源级接GND，P1、N1的漏端相连记做节点M，M再连接P2、N2、P3、N3的栅端，P2的源漏级均接VDD，N2的源漏级均接GND，P1、N1的栅端相连作为延迟单元的输入端In，P3、N3的漏端相连作为延迟单元的输出端Out。

与已有技术相比，本发明的技术特点与效果：

本发明是通过结构设计的手段对电路进行加固的，因此能够抵抗由于单个辐射粒子造成的不同阱中两个敏感节点的同时翻转，从而使锁存器的存储状态不会发生改变。

本发明由于在传输门T1之后插入了延迟单元，因此可以抵抗发生在输入信号上的SET，是一款时域加固器件。

附图说明

图1一种能够抵抗双节点翻转的时域加固锁存器结构；

图2(a)DIG的晶体管级结构，(b)DIG的逻辑符号，(c)DIG的时序图；

图3延时单元的晶体管结构。

具体实施方式

使用如图1所示的电路结构。该锁存器由3个二输入保护门(DoubleInputGuard_gate,DIG)，4个延时单元，2个传输门，2个反相器和1个三选二多路选择器组成。输入D经过一个反相器和一个低电平导通的传输门后的节点为1,1和其经过第一个延时单元后的节点2共同作为DIGA的输入。1和其经过第二个延时单元后的节点3共同作为DIGB的输入。1和其经过第三个延时单元后的节点4共同作为DIGC的输入。A、B、C的输出节点依次是5、6、7，它们也是三选二多路选择器的输入，输出节点为8,8经过第四个延时单元和一个高电平导通的传输门后反馈至1节点。1节点连接一个反相器后输出，输出节点为Q。由于将DIG其中的一个输入延迟一定的时间，可以达到过滤发生的单个SET的效果。因此本结构可以能够有效的抵抗SEU。

其中的DIG(如图2(a)所示为其晶体管级结构，(b)为其逻辑符号，(c)为其时序图)使用两个PMOS和两个NMOS串联，PM1和PM2串联，NM1和NM2串联，PM1的源级接VDD，PM2的漏极接NM2的漏极，NM1的源级接GND，PM1和NM1的栅极作为一个输入In1，PM2和NM2的栅极作为另一个输入In2，PM2和NM2的漏极作为输出O。DIG在两个输入不相同时的输出为高阻态。在两个输入信号相同时，该单元的功能与反相器的功能一致。

其中的延时单元结构(如图3所示为其晶体管级结构)为两个反相器中间连一个PMOS和一个NMOS。晶体管P1、N1和P3、N3分别构成两组反相器，其中P1、P3的源级接VDD，N1、N3的源级接GND，P1、N1的漏端相连记做节点M，M再连接P2、N2、P3、N3的栅端，P2的源漏级均接VDD，N2的源漏级均接GND，P1、N1的栅端相连作为延迟单元的输入端In，P3、N3的漏端相连作为延迟单元的输出端Out。晶体管P2、N2需要大的面积，作为大电容充放电来延迟时间，通过调整P2、N2的宽*长可以调节延迟时间τ的大小。

这一锁存器中共有{1，2，3，4，5，6，7，8}八个内部节点。对于双节点翻转这一情况的分析，可以将这八个内部节点分为：{1}、{2，3，4}、{5，6，7}和{8}四类节点。把节点{2，3，4}三个节点分为一组是因为这三个节点分别作为经过延迟之后保护门的输入，而把节点{5，6，7}分为一组是因为这三个节点作为表决器的三个输入。因此当电路中两个节点发生SET时，只要分别保证{1，2}、{1，5}、{2，5}、{1，8}、{2，8}和{5，8}发生双节点翻转时锁存器的输出正确即可。当节点1和节点2同时发生SET时，由于节点6和节点7的值是正确的，所以表决器的输出是正确的。这样，节点8的值也是正确的，因此节点1的值可以被节点8之后的延迟单元所恢复，随后节点2的值就可以被节点1所恢复。节点1和节点5同时发生SET时，由于节点6和节点7的值是正确的，表决器的输出值也会是正确的，因此节点1的值同样也会被恢复，随后节点5会被保护门A恢复。节点2和节点5同时发生SET时，由于节点1的值是正确的所以在经过延迟时间d之后，节点2的值会被恢复，随之节点5的值也会被恢复。对于{1，8}、{2，8}和{5，8}发生双节点翻转这三种情况，分析会比较简单。对于{1，8}这种情况，由于这两个节点之前存在一个延迟单元，那么延迟单元会使节点1恢复至正确的逻辑值，之后节点8也会被表决器恢复至正确的逻辑值。节点{2，8}发生SET时，表决器会使节点8恢复到正确的值，随后节点2也会被恢复过来。节点{5，8}发生SET时，节点8会被表决器恢复，节点5会被保护门A恢复。经过以上分析，可以说明这种结构可以有效的抵抗双节点翻转。

这种结构也可以抵抗三个节点同时发生错误。对于这种情况，当其中的一个节点为1时，只要同时保证在d时间内表决器的两个输入同时正确，那么这种锁存器就可以容忍三节点同时发生错误。例如：节点{1，2，5}、{1，3，6}和{1，4，7}。当其中的一个节点为节点2发生错误时，同样只要保证表决器的输出是正确的，那么它的输出就可以恢复节点2，进而使锁存器的输出能够被恢复。这种分析方法同样适用于三个节点中一个节点为节点3或者4的情况。当节点{5，6，7}同时错误时，由于三个保护门经过延迟的一个输入暂时是正确的，但是保护门已经不具有恢复其输出节点的能力，因此这种情况不能使锁存器的值恢复到正确。经过统计分析，对于本文提出的具有8个内部节点的锁存器，当三个节点同时发生错误时，共有56种情况，其中的13种情况使锁存器不能输出正确值，剩余的43种情况可以使锁存器的输出不受到影响或者可以恢复到正确的值。

由于在传输门T1之后插入了延迟单元，因此该结构也能够过滤掉在输入信号上脉冲宽度小于τ的SET。

通过以上分析可知该结构不仅可以抵抗SEU，双节点翻转而且还能抵抗输入信号上的SET。

由于辐射粒子造成的SET脉冲宽度在几十个ps到几百个ps不等。因此如果延迟单元的延迟时间大于SET脉冲宽度，则会起到很好地效果。在本结构中使用的延迟单元，将晶体管P1和N1的宽度分别设置为2μm、2μm，长度分别设置为2μm、2μm即可。

Claims

1.一种能够抵抗双节点翻转的时域加固锁存器，其特征是，由3个二输入保护门，4个延时单元，2个传输门，2个反相器和1个三选二多路选择器组成；输入D经过一个反相器和一个低电平导通的传输门后的节点为1,节点1和其经过第一个延时单元后的节点2共同作为第一个二输入保护门的输入；节点1和其经过第二个延时单元后的节点3共同作为第二个二输入保护门的输入；节点1和其经过第三个延时单元后的节点4共同作为第三个二输入保护门的输入；第一、二、三个二输入保护门的输出节点依次是5、6、7，它们也是三选二多路选择器的输入，三选二多路选择器的输出节点为8,节点8经过第四个延时单元和一个高电平导通的传输门后反馈至节点1；节点1连接一个反相器后输出，输出节点为Q。

2.如权利要求1所述的能够抵抗双节点翻转的时域加固锁存器，其特征是，二输入保护门为其晶体管级结构，两个PMOS管PM1、PM2和两个NMOS管NM1、NM2构成，PM1、PM2串联、NM2、NM1依次串联，PM1的源级接VDD，PM2的漏极接NM2的漏极，NM1的源级接GND，PM1和NM1的栅极作为一个输入In1，PM2和NM2的栅极作为另一个输入In2，PM2和NM2的漏极作为输出O。

3.如权利要求1所述的能够抵抗双节点翻转的时域加固锁存器，其特征是，延时单元结构为两个反相器中间连一个PMOS管P2和一个NMOS管N2，晶体管P1、N1和P3、N3分别构成两组反相器，其中P1、P3的源级接VDD，N1、N3的源级接GND，P1、N1的漏端相连记做节点M，M再连接P2、N2、P3、N3的栅端，P2的源漏级均接VDD，N2的源漏级均接GND，P1、N1的栅端相连作为延迟单元的输入端In，P3、N3的漏端相连作为延迟单元的输出端Out。