CN102820879A - 抗辐照的三模冗余电路结构 - Google Patents
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Abstract
本发明提供了一种抗辐照的三模冗余电路结构，将电路的组合逻辑电路和时序逻辑电路都复制为三份，在三个时序逻辑电路之后添加表决器，让电路的每段路径都变成三份。另外在每段路径中都添加表决器，希望通过冗余路径和表决器所组成的结构，将单粒子故障消除在每级路径中。本发明的优点是：利用冗余的模块去屏蔽已发生故障对整个电路的影响。而且三模冗余电路结构可借助相关脚本生成，提高了电路设计的效率，同时使整个电路的抗辐照性能得到极大提升。
Description
技术领域
本发明涉及半导体器件抗空间单粒子效应的设计，尤其应用在抗单粒子效应的集成电路上。
背景技术
随着科技的发展，人类对太空领域的研究会越来越多，对于航天器件的要求也会越来越高，其中可靠性是航天器件一个重要的指标。空间辐射环境中的高能粒子引发的单粒子翻转事件（Single Event Upset，简称SEU）严重影响星载电子系统的可靠性。特别是随着半导体器件的集成度不断提高，特征尺寸及工作电压不断降低，导致SEU所需的临界电荷越来越小，结果SEU发生的概率也越来越高。大多数集成电路采用工艺库的加固设计，它是提高系统可靠性的有效手段。
抗辐照设计也就是提高系统的可靠性设计。就具体的集成电路设计而言，一般的商用工艺库抗辐照特性较差，我们可以采用一些特殊的结构组成底层单元，这就是所谓的工艺库加固设计。采用加固的工艺库进行集成电路设计是一种很好的抗辐照设计方法，但是要完全的抑制单粒子故障的产生是不现实的。
发明内容
本发明的目的是克服现有技术中存在的不足，提供了一种抗辐照的三模冗余电路结构，它是一种全电路的三模冗余(Triple Module Redundancy，简称TMR)结构，提高了电路的可靠性。
按照本发明提供的技术方案，所述抗辐照的三模冗余电路结构包括：输入端口、输出端口、时钟复位端口、组合逻辑电路、D触发器单元和输出D触发器单元，其特征在于：所述组合逻辑电路、D触发器单元和输出D触发器单元为将原电路的组合逻辑电路、D触发器单元和输出D触发器单元复制三份得到的三路组合逻辑电路、三个D触发器单元和三个输出D触发器单元；所述输入端口连接三路组合逻辑电路的输入端，三路组合逻辑电路的输出端分别连接三个D触发器单元的D输入端，每个D触发器单元的Q端都与三个表决器的输入端相连；三个表决器的输出依旧分别输入给各自的组合逻辑电路；时钟和复位信号也同样复制成三路，通过时钟复位端口连接D触发器单元和输出D触发器单元的时钟复位输入端；最终的三路逻辑输出连接到输出表决器，输出表决器连接到所述输出端口，所述最终的三路逻辑输出包括两部分：三路组合逻辑电路的直接输出通过第一输出表决器连接到第一输出端口，三路组合逻辑电路分别经三个输出D触发器单元的输出通过第二输出表决器连接到第二输出端口；所述三个表决器和输出表决器的输入输出逻辑为：三个输入信号中有两个或以上为1时，输出为1，有一个或以下为1时输出为0。
所述表决器、输出表决器的逻辑结构包括：第一输入端连接到第一与门和第三与门的输入端，第二输入端连接到第一与门和第二与门的输入端，第三输入端连接到第二与门和第三与门的输入端，所述第一与门、第二与门和第三与门的输出端连接到与非门的输入端，经过所述与非门输出。
本发明的优点是：利用冗余的模块去屏蔽已发生故障对整个电路的影响。而且三模冗余电路结构可借助相关软件生成，提高了电路设计的效率，同时使整个电路的抗辐照性能得到极大提升。
附图说明
图1是TMR中表决器的结构和真值表。
图2是三模冗余前的电路示意。
图3是三模冗余后的电路示意。
具体实施方式
下面结合附图和实施例对本发明专利作进一步说明。
冗余设计就是利用冗余的模块去屏蔽已发生故障对整个电路的影响，它需要增加硬件的开销。三模冗余电路结构是由三个相同的工作模块与多数表决器组成，多数表决器的输出与三个输入的多数相一致，其表决原则是三中取二，即电路中有两个或两个以上的模块工作正常时，整体电路功能就正常，从而将单个模块故障消除。TMR的表决器如图1所示，其逻辑结构包括：第一输入端A连接到第一与门和第三与门的输入端，第二输入端B连接到第一与门和第二与门的输入端，第三输入端C连接到第二与门和第三与门的输入端，所述第一与门、第二与门和第三与门的输出端连接到与非门的输入端，经过所述与非门输出V。从其结构图和真值表中能够看到，相同的信号复制成了A，B，C三份，若A，B，C中有一路出错，得到的结果V还是正确的，从而提高了电路的可靠性。
一个完整的集成电路一般包括输入、输出端口（Input PAD和Output PAD），时钟复位端口，组合逻辑电路和时序逻辑电路（D触发器单元），它的电路图可抽象为如图2所示。输入端口连接组合逻辑电路的输入端，组合逻辑电路的输出有一部分直接输出到第一输出端口Output PAD1，另一部分连接到D触发器单元的D输入端，再通过D触发器单元的Q端输出给组合逻辑电路，最终的输出逻辑通过最后一级称为输出D触发器单元输出到第二输出端口Output PAD2。
本发明将电路的组合逻辑电路和时序逻辑电路都复制为三份，在三个时序逻辑电路之后添加表决器，让电路的每段路径都变成三份。另外在每段路径中都添加表决器，希望通过冗余路径和表决器所组成的结构，将单粒子故障消除在每级路径中。
本发明的实施例是一个对SRAM和FPGA进行纠检错的电路，该电路包括5M两个62M和异步复位逻辑，芯片的管脚多达200个。在该电路的设计中，为了加强其抗辐照特性，我们除了采用工艺库加固设计外，还采用全电路的三模冗余结构。
为了达到全电路的三模冗余设计效果，我们将组合逻辑电路和时序逻辑电路都复制三份。
假设单粒子脉冲经过组合逻辑电路传输，被时序逻辑电路采样到，最终会引起电路逻辑的错误。因此对于有时序逻辑电路组成的数据路径，希望单粒子所引起的错误不要逐级传递。我们将时序逻辑电路前的组合逻辑电路复制成三份，每份组合逻辑电路分别连接着各路时序逻辑电路的D端，三路时序逻辑电路的输出端都连接到三个表决器的输入端，表决器的输出端再连接到各自的逻辑。希望通过三模冗余的结构，让所有经过表决器之后的值都能正确，减少单粒子脉冲对时序电路的影响。
由于部分输入信号经组合逻辑电路直接输出到输出端口，假设单粒子脉冲经过组合逻辑电路传输，也会引起最终电路逻辑的错误。我们将组合逻辑电路复制成三份，让三路组合逻辑电路连接到表决器的输入端，表决器直接输出到输出PAD。希望通过三模冗余的结构，让所有经过表决器之后的值都能正确，减少单粒子脉冲对端口（或组合逻辑电路）的影响。
考虑到电路中时钟的特殊性，若时钟信号上发生单粒子翻转，其毛刺产生的脉冲会导致时序逻辑电路的翻转，则三个冗余的时序逻辑电路都将输出一个错误的值，这时表决器也失去了作用，从而导致电路失效。为了防止此类事件的发生，我们将触发器的时钟也分成三路，三路时钟分别做时钟树，确保三路时钟树之间的偏差（clock skew）很小。另外时钟上的处理方法也同样适用于复位等其它全局信号。
另外，对于全电路的三模冗余结构，电路整体的端口数目是不能发生变化的。因此，输入PAD直接连接三路组合逻辑电路；输出PAD前要添加表决器，让三路逻辑连接到表决器的输入端，表决器直接输出到输出PAD。
采用这样的三模冗余设计后，电路的结构大致如图3所示。
该抗辐照的三模冗余电路结构包括：输入端口、输出端口、时钟复位端口、组合逻辑电路、D触发器单元和输出D触发器单元。所述组合逻辑电路、D触发器单元和输出D触发器单元为将图2原电路的组合逻辑电路、D触发器单元和输出D触发器单元复制三份得到的三路组合逻辑电路、三个D触发器单元和三个输出D触发器单元；所述输入端口连接三路组合逻辑电路的输入端，三路组合逻辑电路的输出端分别连接三个D触发器单元的D输入端，每个D触发器单元的Q端都与三个表决器的输入端相连；三个表决器的输出依旧分别输入给各自的组合逻辑电路；时钟和复位信号也同样复制成三路，通过时钟复位端口连接D触发器单元和输出D触发器单元的时钟复位输入端；最终的三路逻辑输出连接到输出表决器，输出表决器连接到所述输出端口，所述最终的三路逻辑输出包括两部分：三路组合逻辑电路的直接输出通过第一输出表决器连接到第一输出端口，三路组合逻辑电路分别经三个输出D触发器单元的输出通过第二输出表决器连接到第二输出端口。
基于上述对三模冗余电路结构的说明，可知若手动设计三模冗余代码，工作量是很大的；若前端代码有所更新，三模冗余设计也得跟着更改；而且手动修改中的错误难以有效控制。我们开发相关的流程和脚本，基于电路结构，可生成相关子模块的三模冗余网表，经过多次验证，出错的可能性小。然后再针对子模块做顶层集成，最后将集成后的顶层网表映射到Foundary工艺库上，进行后续的芯片设计。本发明借助已开发的相关脚本完成子模块的三模冗余设计，顶层模块的三模冗余结构需要手动集成。顶层集成时要注意以下几点：
a) 时钟和复位做了三模冗余处理，在芯片后续的布局布线中都得对它们进行专门的处理，例如时钟要做时钟树，复位信号要增加合适的驱动结构，因此在顶层集成时，时钟和复位端的缓冲器（buffer）要删除掉。
b) 芯片内核的所有端口都做了三模冗余处理，对于顶层网表，端口还得做些特殊处理。三个输入端口直接连接到输入PAD，输出端口经过三模表决后再连接到输出PAD。
Claims (2)
1. 抗辐照的三模冗余电路结构，包括输入端口、输出端口、时钟复位端口、组合逻辑电路、D触发器单元和输出D触发器单元，其特征在于：所述组合逻辑电路、D触发器单元和输出D触发器单元为将原电路的组合逻辑电路、D触发器单元和输出D触发器单元复制三份得到的三路组合逻辑电路、三个D触发器单元和三个输出D触发器单元；所述输入端口连接三路组合逻辑电路的输入端，三路组合逻辑电路的输出端分别连接三个D触发器单元的D输入端，每个D触发器单元的Q端都与三个表决器的输入端相连；三个表决器的输出依旧分别输入给各自的组合逻辑电路；时钟和复位信号也同样复制成三路，通过时钟复位端口连接D触发器单元和输出D触发器单元的时钟复位输入端；最终的三路逻辑输出连接到输出表决器，输出表决器连接到所述输出端口，所述最终的三路逻辑输出包括两部分：三路组合逻辑电路的直接输出通过第一输出表决器连接到第一输出端口，三路组合逻辑电路分别经三个输出D触发器单元的输出通过第二输出表决器连接到第二输出端口；所述三个表决器和输出表决器的输入输出逻辑为：三个输入信号中有两个或以上为1时，输出为1，有一个或以下为1时输出为0。
2.如权利要求1所述的抗辐照三模冗余电路结构，其特征在于：所述表决器、输出表决器的逻辑结构包括：第一输入端连接到第一与门和第三与门的输入端，第二输入端连接到第一与门和第二与门的输入端，第三输入端连接到第二与门和第三与门的输入端，所述第一与门、第二与门和第三与门的输出端连接到与非门的输入端，经过所述与非门输出。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20121212 |