CN101615211A - 商用现场可编程器件用于辐照环境下三模冗余抗辐照方法 - Google Patents
商用现场可编程器件用于辐照环境下三模冗余抗辐照方法 Download PDFInfo
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Abstract
本发明一种基于查找表结构商用现场可编程器件用于辐照环境下三模冗余抗辐照方法及其通用算法，为缓解商用FPGA芯片在辐照环境下因太空中辐照能量粒子造成编程点单粒子翻转问题。该方法根据用户电路逻辑类型进行分类，第一类为输入逻辑、第二类为非反馈逻辑、第三类为反馈逻辑、第四类为输出逻辑。本发明针对四种类型逻辑分别提出不同的三模冗余抗辐照处理方法。该方法是处理各种用户电路映射到商用FPGA的一种普适性方法。既有广泛代表性，又具有通用性，同时也兼备实用性。
Description
技术领域
本发明属于现场可编程门阵列(FPGA)的电子设计自动化EDA(Electronic Design Automation)技术领域，具体涉及一种基于查找表结构的商用FPGA在辐照环境中，通过采用三模冗余抗辐照的方法及其通用算法，从而缓解辐照所造成的单粒子翻转的软错误问题。
背景技术
基于查找表结构的商用FPGA由大量的可编程逻辑资源组成。太空中存在的能量粒子对此类FPGA芯片会产生单粒子效应SingleEvent Effects(SEE)。当单个能量粒子打在SRAM可编程点上，形成足够的能量时，就会产生单粒子翻转效应Single Event Upset(SEU)。单粒子翻转可能造成查找表、寄存单元、RAM等器件的逻辑状态改变，从而逻辑功能与预期不一致。基于查找表结构的商用FPGA非常容易受此效应的干扰。为了能使基于查找表结构的商用FPGA在辐照环境中得到应用，可以采用三模冗余抗辐照的方法，从而缓解辐照所造成的单粒子翻转的软错误问题。
传统的三模冗余方法涉及三模冗余所有寄存器和使用大数表决器(Majority Voter)。原则上，当任何一个设计工作域失败，另两个工作域继续正确操作，通过使用大数表决器从而保证设计正确性。图1描述了这个传统的三模冗余方法，图2描述了大数表决器和逻辑功能真值表信息，图4描述了小数表决器和逻辑功能真值表信息。
然而，传统三模冗余方法实现FPGAs重构时，传统的方法有两个缺陷：
1.传统三模冗余设计在大数表决器上没有保护设置。图3描述了传统三模冗余设计不能解决SET的问题。
2.尽管传统三模冗余方法可以缓和单一故障，但它缺少一种纠正错误能力。另一个在相同的部分设计的，但是在不同的设计工作域会导致错误的大数表决器的输出。
发明内容
本发明所要解决的技术问题是要寻求一种基于查找表结构的商用现场可编程器件FPGA用于辐照环境下，缓解此类商用FPGA芯片因辐照环境而造成单粒子翻转问题，并在此基础上研究一种具有通用性的逻辑三模冗余抗辐照软错误的算法。
为了解决以上的技术问题，本发明提供了一种商用现场可编程器件FPGA用于辐照环境下三模冗余抗辐照方法，用户设计电路映射到商用FPGA芯片上分类成四种逻辑，分别为：输入逻辑、非反馈逻辑、反馈逻辑和输出逻辑。针对该四种不同逻辑分类，分别进行不同的三模冗余抗辐照处理。
A、所述的输入或非反馈逻辑类型的三模冗余抗辐照处理方法如下：
(1)对所有输入端A、B和CLK进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2；工作域TR0对应输入端口则为A_TR0、B_TR0和CLK_TR0；工作域TR1对应输入端口则为A_TR1、B_TR1和CLK_TR1；工作域TR2对应输入端口则为A_TR2、B_TR2和CLK_TR2；
(2)对所有非反馈的逻辑单元进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2；工作域TR0对应非反馈的逻辑则为101_TR0；工作域TR1对应非反馈的逻辑则为101_TR1；工作域TR2对应非反馈的逻辑则为101_TR2；
(3)对所有相关线网进行三模冗余复制但并不插入大数表决器，致使每个三模冗余的设计工作域独立运作。
B、所述的反馈逻辑类型的三模冗余抗辐照处理方法如下：
1)对所有反馈逻辑的组合逻辑102和时序单元103进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2；工作域TR0对应组合逻辑和时序单元则为102_TR0和103_TR0；工作域TR1对应组合逻辑和时序单元则为102_TR1和103_TR1；工作域TR2对应组合逻辑和时序单元则为102_TR2和103_TR2；
2)对所有相关线网进行三模冗余复制，致使每个三模冗余的设计工作域独立运作；除了对所有反馈的逻辑单元和线网进行三模冗余复制，还需在每个工作域一致的位置创建大数表决器并插入；大数表决器插入点在原设计反馈逻辑的时序单元103输出端Q对应的位置之后。
3)工作域TR0的大数表决器104_TR0插在103_TR0输出端Q之后，大数表决器104_TR0输入端TR0与103_TR0输出端Q相连接，大数表决器104_TR0输出端V反馈到同一工作域TR0，并与102_TR0的输入端I0相连；大数表决器104_TR0的另外两个输入端TR1和TR2分别与其他两个作用域TR1和TR2的103_TR1的输出端Q和103_TR2的输出端Q相连；
4)工作域TR1的大数表决器104_TR1插在103_TR1输出端Q之后，大数表决器104_TR1输入端TR1与103_TR1输出端Q相连接，大数表决器104_TR1输出端V反馈到同一工作域TR1，并与102_TR1的输入端I0相连；大数表决器104_TR1的另外两个输入端TR0和TR2分别与其他两个作用域TR0和TR2的103_TR0的输出端Q和103_TR2的输出端Q相连；
5)工作域TR2的大数表决器104_TR2插在103_TR2输出端Q之后，大数表决器104_TTR2输入端TR2与103_TR2输出端Q相连接，大数表决器104_TR2输出端V反馈到同一工作域TR2，并与102_TR2的输入端I0相连；大数表决器104_TR2的另外两个输入端TR0和TR1分别与其他两个作用域TR0和TR1的103_TR0的输出端Q和103_TR1的输出端Q相连。
C、所述的输出逻辑的三模冗余抗辐照处理方法如下：
①对所有输出端X进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2；工作域TR0对应输出端口则为X_TR0；工作域TR1对应输出端口则为X_TR1；工作域TR2对应输出端口则为X_TR2；
②工作域TR0输出端X_TR0不直接与104_TR0输出端V相连，而是与三态缓冲器106_TR0的输出端O相连；三态缓冲器106_TR0由小数表决器105_TR0控制；前一级的大数表决器104_TR0输出端V与三态缓冲器106_TR0的输入端I相连，同时也和小数表决器105_TR0的输入端I_TR0相连；小数表决器105_TR0的输出端O作为三态缓冲器106_TR0的控制端T的输入信号，控制104_TR0的输出；小数表决器105_TR0的另外两个输入端I_TR1和I_TR2分别与其他两个作用域TR1和TR2的104_TR1的输出端V和104_TR2的输出端V相连；
③工作域TR1输出端X_TR1不直接与104_TR1输出端V相连，而是与三态缓冲器106_TR1的输出端O相连；三态缓冲器106_TR1由小数表决器105_TR1控制；前一级的大数表决器104_TR1输出端V与三态缓冲器106_TR1的输入端I相连，同时也和小数表决器105_TR1的输入端I_TR2相连；小数表决器105_TR1的输出端O作为三态缓冲器106_TR1的控制端T的输入信号，控制104_TR1的输出；小数表决器105_TR1的另外两个输入端I_TR0和I_TR1分别与其他两个作用域TR0和TR2的104_TR0的输出端V和104_TR2的输出端V相连；
④工作域TR2输出端X_TR2不直接与104_TR2输出端V相连，而是与三态缓冲器106_TR2的输出端O相连；三态缓冲器106_TR2由小数表决器105_TR2控制；前一级的大数表决器104_TR2输出端V与三态缓冲器106_TR2的输入端I相连，同时也和小数表决器105_TR2的输入端I_TR2相连；小数表决器105_TR2的输出端O作为三态缓冲器106_TR2的控制端T的输入信号，控制104_TR2的输出；小数表决器105_TR2的另外两个输入端I_TR0和I_TR1分别与其他两个作用域TR0和TR1的104_TR0的输出端V和104_TR1的输出端V相连。
所述的四种不同逻辑分类，其中：所述非反馈逻辑101的两个输入端I0、I1分别与输入A、B相连，非反馈逻辑101输出端O作为下一级的驱动，连接到组合逻辑102的输入端I1；所述反馈逻辑包括组合逻辑102和时序单元103，时序单元103的输出端Q反馈到组合逻辑102的输入端I0，组合逻辑102的输出端O则连接到时序单元103的输入端D构成反馈，时钟输入端CLK连接到时序单元103的时钟输入端C；所述输出逻辑为X与时序单元103的输出端Q相连接。
基于上述三模冗余抗辐照方法，本发明提出了具有通用性的三模冗余抗辐照软错误的算法，该算法对移位寄存器进行替换、寄存器进行替换(包括触发器和锁存器)、高低电平的处理、名字一致性处理、三模冗余电路、插入大数表决器和插入小数表决器，它的具体步骤如下：
①读入用户设计电路网表；
②移位寄存器替换；
③寄存器替换；
④高低电平的处理；
⑤名字一致性处理；
⑥三模冗余电路；
⑦输出文件。
本发明的优越功效在于：本发明针对四种类型逻辑分别提出不同的三模冗余抗辐照处理方法，该处理方法是处理各种用户电路到商用FPGA的一种普适性方法，既有广泛代表性，又有通用性，同时兼备实用性。
附图说明
图1是传统三模冗余方法的逻辑示意图；
图2是大数表决器和逻辑功能真值表；
图3是传统三模冗余方法实现受SET干扰的逻辑示意图；
图4是小数表决器和逻辑功能真值表；
图5是三模冗余前的逻辑示意图；
图6是三模冗余后的逻辑示意图；
图7是三模冗余输入或非反馈逻辑的逻辑示意图；
图8是三模冗余反馈逻辑的逻辑示意图；
图9是三模冗余输出逻辑的逻辑示意图。
具体实施方式
请参阅附图所示，对本发明作进一步的描述。
本发明提供了一种商用现场可编程器件FPGA用于辐照环境下三模冗余抗辐照方法，用户设计电路映射到商用FPGA芯片上分类成四种逻辑，分别为：输入逻辑、非反馈逻辑、反馈逻辑和输出逻辑。针对该四种不同逻辑分类，分别进行不同的三模冗余抗辐照处理。
图5中的用户设计电路(三模冗余前)四种逻辑分别为：(1)输入逻辑A、B和CLK，(2)非反馈逻辑101，(3)反馈逻辑(包括组合逻辑102和时序单元103)和(4)输出逻辑X。
图6为图5在三模冗余之后的逻辑示意图。
图7为三模冗余输入逻辑和非反馈逻辑部分。对所有输入端A、B和CLK进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2。工作域TR0对应输入端口则为A_TR0、B_TR0和CLK_TR0；工作域TR1对应输入端口则为A_TR1、B_TR1和CLK_TR1；工作域TR2对应输入端口则为A_TR2、B_TR2和CLK_TR2。
对所有非反馈逻辑101进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2。工作域TR0对应非反馈逻辑则为101_TR0；工作域TR1对应非反馈逻辑则为101_TR1；工作域TR2对应非反馈逻辑则为101_TR2。
图8为三模冗余反馈逻辑部分。对所有组合逻辑102和时序单元103进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2。工作域TR0对应组合逻辑102和时序单元103则为102_TR0和103_TR0；工作域TR1对应组合逻辑102和时序单元103则为102_TR1和103_TR1；工作域TR2对应组合逻辑102和时序单元103则为102_TR2和103_TR2。
工作域TR0的大数表决器104_TR0插在103_TR0输出端Q之后，输入端TR0与103_TR0输出端Q相连接，大数表决器104_TR0输出端V反馈到工作域TR0中的102_TR0的输入端I0。大数表决器104_TR0的另外两个输入端TR1和TR2分别与其他两个作用域TR1和TR2的103_TR1的输出端Q和103_TR2的输出端Q相连。
工作域TR1的大数表决器104_TR1和工作域TR2的大数表决器104_TR2与工作域TR0的大数表决器104_TR0插入情况类似，也插入在本工作域的103输出端Q之后，该工作域的大数表决器的输出端V反馈到本工作域的102输入端I0。
图9为三模冗余输出逻辑部分。对所有输出端X进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2。工作域TR0对应输出端口则为X_TR0；工作域TR1对应输出端口则为X_TR1；工作域TR2对应输出端口则为X_TR2。
工作域TR0输出端X_TR0不直接与104_TR0输出端V相连，而是与三态缓冲器106_TR0的输出端O相连。三态缓冲器106_TR0由小数表决器105_TR0控制，图4描述了小数表决器和逻辑功能真值表信息。前一级的大数表决器104_TR0输出端V与三态缓冲器106_TR0的输入端I相连，同时也和小数表决器105_TR0的输入端I_TR0相连。小数表决器105_TR0的输出端O作为三态缓冲器106_TR0的控制端T的输入信号，控制104_TR0的输出。小数表决器105_TR0的另外两个输入端I_TR1和I_TR2分别与其他两个作用域TR1和TR2的104_TR1的输出端V和104_TR2的输出端V相连。
工作域TR1输出端X_TR1和工作域TR2输出端X_TR2与工作域TR0输出端X_TR0连接情况类似，也是通过与各自的工作域的三态缓冲器输出端相连，并在各自相对应的工作域插入小数表决器。
基于上述三模冗余抗辐照方法，本发明提出了具有通用性的三模冗余抗辐照软错误的算法，该算法对移位寄存器进行替换、寄存器进行替换(包括触发器和锁存器)、高低电平的处理、名字一致性处理、三模冗余电路、插入大数表决器和插入小数表决器，它的具体步骤如下：
①读入用户设计门级电路网表；
②移位寄存器替换：综合工具会自动地把移位寄存器综合成采用一个LUT实现的器件，例如SRL16和SRL16E，这样的器件难以抵抗SEU效应。根据移位寄存器的实现特点，采用LUT和触发器等器件，预先设计好与SRL16等移位寄存器对应的移位寄存器，再把综合后的移位寄存器的器件替换成与之对应预先设计好的移位寄存器；
③寄存器替换：考虑到SEU效应容易对综合中的形成的PULLUP器件造成失效等原因，寄存器需进行替换。寄存器替换过程与替换移位寄存器一致。也是预先设计好与之对应的寄存器器件，再把综合后网表中的寄存器替换成与之对应预先设计好的寄存器；
④高低电平的处理：在FPGA芯片的结构中有很多高电平VCC和低电平GND可以不通过外部互连线直接连接进位链的输入端，但是这些VCC和GND也是非常容易受单粒子翻转问题干扰。另外，寄存器器件在没有特别指定其是否有使能、置位复位信号时都采用默认的电平，这也是非常容易受单粒子翻转问题干扰。故人为地加入了外接高低电平，并且把这些原先采用默认的信号的端口也都连接到外接高低电平上克服高低电平所引起的单粒子翻转问题；
⑤名字一致性处理：由于输入网表可能是层次化的网表，在三倍冗余电路执行前需对打平网表进行名字一致性处理，也是为三倍冗余电路做准备；
⑥三模冗余电路：由于三倍冗余后电路的规模比三倍冗余之前的电路至少大了两倍，再加上大数表决器的插入和在输出端需插入小数表决器，整个电路的规模会非常大，因此合理地插入大数表决器，至关重要，其不仅可以节省资源利用，还可以提高单粒子翻转的抵抗能力。把插入大数表决器的策略和插入大数表决器实施独立出来。首先遍历网表，在需要插入大数表决器的器件进行标记，这一步完成后，在三模冗余电路时，根据这些标记，进行大数表决器插入。这样的优点在于：1)大数表决器的插入策略可以反复修正，2)同时可以有不同的插入策略，都不影响整个三模冗余电路的复制过程。
目前考虑到三模冗余后，布局布线的情况，采取以下策略：只有对有反馈回路的电路，进行插入大数表决器，而且只在该回路的第一个寄存器输出端插入。小数表决器(Minority Voter)，用LUT实现，但不同于大数表决器，只在输出端前插入。输出管脚通过三态缓冲使它保持在高阻状态，如果在输入和非反馈逻辑和反馈逻辑(状态器)中，冗余的设计工作域之一可能错误，从而与其他两个设计工作域不同，小数表决器通过对三个设计工作域的检测，该工作域的输出管脚通过三态缓冲使它保持在高阻状态。而另外两个工作域继续操作正确和驱动正确输出的芯片。
⑦输出业界标准EDIF 2.0格式文件。
Claims (3)
1、一种商用现场可编程器件FPGA用于辐照环境下三模冗余抗辐照方法，其特征在于：
用户设计电路映射到商用FPGA芯片上分类成四种逻辑，分别为：输入逻辑、非反馈逻辑、反馈逻辑和输出逻辑；针对该四种不同逻辑分类，分别进行不同的三模冗余抗辐照处理；
A、所述的输入或非反馈逻辑类型的三模冗余抗辐照处理方法如下：
(1)对所有输入端A、B和CLK进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2；工作域TR0对应输入端口则为A_TR0、B_TR0和CLK_TR0；工作域TR1对应输入端口则为A_TR1、B_TR1和CLK_TR1；工作域TR2对应输入端口则为A_TR2、B_TR2和CLK_TR2；
(2)对所有非反馈的逻辑单元进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2；工作域TR0对应非反馈的逻辑则为101_TR0；工作域TR1对应非反馈的逻辑则为101_TR1；工作域TR2对应非反馈的逻辑则为101_TR2；
(3)对所有相关线网进行三模冗余复制但并不插入大数表决器，致使每个三模冗余的设计工作域独立运作；
B、所述的反馈逻辑类型的三模冗余抗辐照处理方法如下：
1)对所有反馈逻辑的组合逻辑(102)和时序单元(103)进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2；工作域TR0对应组合逻辑和时序单元则为102_TR0和103_TR0；工作域TR1对应组合逻辑和时序单元则为102_TR1和103_TR1；工作域TR2对应组合逻辑和时序单元则为102_TR2和103_TR2；
2)对所有相关线网进行三模冗余复制，致使每个三模冗余的设计工作域独立运作；除了对所有反馈的逻辑单元和线网进行三模冗余复制，还需在每个工作域一致的位置创建大数表决器并插入；大数表决器插入点在原设计反馈逻辑的时序单元(103)输出端Q对应的位置之后。
3)工作域TR0的大数表决器104_TR0插在103_TR0输出端Q之后，大数表决器104_TR0输入端TR0与103_TR0输出端Q相连接，大数表决器104_TR0输出端V反馈到同一工作域TR0，并与102_TR0的输入端I0相连；大数表决器104_TR0的另外两个输入端TR1和TR2分别与其他两个作用域TR1和TR2的103_TR1的输出端Q和103_TR2的输出端Q相连；
4)工作域TR1的大数表决器104_TR1插在103_TR1输出端Q之后，大数表决器104_TR1输入端TR1与103_TR1输出端Q相连接，大数表决器104_TR1输出端V反馈到同一工作域TR1，并与102_TR1的输入端I0相连；大数表决器104_TR1的另外两个输入端TR0和TR2分别与其他两个作用域TR0和TR2的103_TR0的输出端Q和103_TR2的输出端Q相连；
5)工作域TR2的大数表决器104_TR2插在103_TR2输出端Q之后，大数表决器104_TR2输入端TR2与103_TR2输出端Q相连接，大数表决器104_TR2输出端V反馈到同一工作域TR2，并与102_TR2的输入端I0相连；大数表决器104_TR2的另外两个输入端TR0和TR1分别与其他两个作用域TR0和TR1的103_TR0的输出端Q和103_TR1的输出端Q相连；
C、所述的输出逻辑的三模冗余抗辐照处理方法如下：
①对所有输出端X进行三模冗余复制，分别工作在三个不同工作域TR0，TR1和TR2；工作域TR0对应输出端口则为X_TR0；工作域TR1对应输出端口则为X_TR1；工作域TR2对应输出端口则为X_TR2；
②工作域TR0输出端X_TR0不直接与104_TR0输出端V相连，而是与三态缓冲器106_TR0的输出端O相连；三态缓冲器106_TR0由小数表决器105_TR0控制；前一级的大数表决器104_TR0输出端V与三态缓冲器106_TR0的输入端I相连，同时也和小数表决器105_TR0的输入端I_TR0相连；小数表决器105_TR0的输出端O作为三态缓冲器106_TR0的控制端T的输入信号，控制104_TR0的输出；小数表决器105_TR0的另外两个输入端I_TR1和I_TR2分别与其他两个作用域TR1和TR2的104_TR1的输出端V和104_TR2的输出端V相连；
③工作域TR1输出端X_TR1不直接与104_TR1输出端V相连，而是与三态缓冲器106_TR1的输出端O相连；三态缓冲器106_TR1由小数表决器105_TR1控制；前一级的大数表决器104_TR1输出端V与三态缓冲器106_TR1的输入端I相连，同时也和小数表决器105_TR1的输入端I_TR2相连；小数表决器105_TR1的输出端O作为三态缓冲器106_TR1的控制端T的输入信号，控制104_TR1的输出；小数表决器105_TR1的另外两个输入端I_TR0和I_TR1分别与其他两个作用域TR0和TR2的104_TR0的输出端V和104_TR2的输出端V相连；
④工作域TR2输出端X_TR2不直接与104_TR2输出端V相连，而是与三态缓冲器106_TR2的输出端O相连；三态缓冲器106_TR2由小数表决器105_TR2控制；前一级的大数表决器104_TR2输出端V与三态缓冲器106_TR2的输入端I相连，同时也和小数表决器105_TR2的输入端I_TR2相连；小数表决器105_TR2的输出端O作为三态缓冲器106_TR2的控制端T的输入信号，控制104_TR2的输出；小数表决器105_TR2的另外两个输入端I_TR0和I_TR1分别与其他两个作用域TR0和TR1的104_TR0的输出端V和104_TR1的输出端V相连。
2、按权利要求1所述的商用现场可编程器件FPGA用于辐照环境下三模冗余抗辐照方法的通用算法，其特征在于：该算法的步骤如下所示：
①读入用户设计电路网表；
②移位寄存器替换；
③寄存器替换；
④高低电平的处理；
⑤名字一致性处理；
⑥三模冗余电路；
⑦输出文件。
3、按权利要求1所述的商用现场可编程器件FPGA用于辐照环境下三模冗余抗辐照方法，其特征在于：
所述的四种不同逻辑分类，其中：
所述非反馈逻辑(101)的两个输入端I0、I1分别与输入A、B相连，非反馈逻辑(101)输出端O作为下一级的驱动，连接到组合逻辑(102)的输入端I1；
所述反馈逻辑包括组合逻辑(102)和时序单元(103)，时序单元(103)的输出端Q反馈到组合逻辑(102)的输入端I0，组合逻辑(102)的输出端O则连接到时序单元(103)的输入端D构成反馈，时钟输入端CLK连接到时序单元(103)的时钟输入端C；
所述输出逻辑为X与时序单元(103)的输出端Q相连接。
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