JP6880846B2 - マルチプレクサ - Google Patents

マルチプレクサ Download PDF

Info

Publication number
JP6880846B2
JP6880846B2 JP2017045942A JP2017045942A JP6880846B2 JP 6880846 B2 JP6880846 B2 JP 6880846B2 JP 2017045942 A JP2017045942 A JP 2017045942A JP 2017045942 A JP2017045942 A JP 2017045942A JP 6880846 B2 JP6880846 B2 JP 6880846B2
Authority
JP
Japan
Prior art keywords
pair
input
input information
signal
latch circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017045942A
Other languages
English (en)
Other versions
JP2017163548A (ja
Inventor
ウォーカー・ダレン
ジュソ デェディッチ・イアン
ジュソ デェディッチ・イアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of JP2017163548A publication Critical patent/JP2017163548A/ja
Application granted granted Critical
Publication of JP6880846B2 publication Critical patent/JP6880846B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)

Description

本発明は、マルチプレクサに関し、特に、マルチプレクサに用いられる、またはマルチプレクサとして用いられるラッチ回路などの回路に関する。そのような回路は、集積回路、例えばＩＣチップ上に実装することができる。
多重化回路は、入ってくるデータ信号、典型的にはデジタルデータ信号上に担われるデータ（または他の情報）を出力データ信号に多重化するのに有用である。このような回路は、入ってくるデータ信号を出力データ信号に再タイミングするためにも一般的に有用である。多重化回路は、変換の前の、デジタル・アナログ変換器（ＤＡＣ）の入力段に、または変換後の、アナログ・デジタル変換器（ＡＤＣ）の出力段に、設けられてもよい。
もちろん、多重化回路は、２つ以上の入力情報ストリームを出力情報ストリームに多重化することが望ましい場合はいつでも提供することができる。
従来考慮されていたマルチプレクサは、雑音および／または電力性能に関して他の回路（ＤＡＣ回路など）に悪影響を及ぼし、回路面積に関しては非効率的であることが判明している。このような問題を解決することが望ましい。
本発明の第１の態様の一実施形態によると、入力情報信号の各ペアにより担われた情報を出力情報信号に多重するマルチプレクサとして用いるラッチ回路であって、入力情報信号の各ペアは第１の入力情報信号と第２の入力情報信号を含み、入力情報信号の各ペアはそれらの入力情報信号の信号値に基づき、入力情報信号の他のペアにより担われた情報値とインターリーブされた情報値を担う、ラッチ回路を開示する。ペアの数は整数Ｘであってもよく、ここでＸは２以上である。
ラッチ回路は、入力スイッチの複数のペアであって、各ペアは第１の入力スイッチと第２の入力スイッチとを有し、対応する入力情報信号のペアにより制御されるように構成された、入力スイッチの複数のペアと、前記出力情報信号を出力するように構成された出力とを有してもよい。
前記入力スイッチの各ペアについて、第１の入力スイッチは対応する入力情報信号のペアの第１の入力情報信号を受け取るように構成され、第２の入力スイッチは対応する入力情報信号のペアの第２の入力情報信号を受け取るように構成されてもよい。前記入力スイッチについて、第１の入力スイッチは前記ラッチ回路の第１のノードの第１の電流を制御するように接続されてもよく、（別の）第２の入力スイッチは前記ラッチ回路の第２のノードの第２の電流を制御するように接続されてもよい。第１と第１の電流は別のパスを流れても良く、例えば、コンパレータにより比較されても良い。
前記ラッチ回路は、前記第１と第２の電流のどちらが他方より大きいかに基づいて、前記出力情報信号を制御して、入力情報信号のペアに担われた連続した情報値を出力情報信号にラッチするように構成されていてもよい。このように、このようなラッチ回路は、複数ペアの入力スイッチと、対応するペアの入力情報信号とを採用することにより、効率的に多重化機能を提供することができる。
例えば、前記入力スイッチは、入力スイッチのペアの１つが入力情報信号のペアにより、所与の決定状態に制御されるとき、入力スイッチのペアが、入力スイッチの他の各ペアが入力情報信号のペアにより非決定状態に制御される場合、前記第１と第２の電流のどちらが他方より大きいか決定するように接続されていてもよい。このように、入力情報信号は、一度に情報値を担うものの１つが入力スイッチのペア決定状態に制御する（かつ、第１および第２の電流のどちらが他方より大きいかを制御する）ように構成することができる。他の各ペアの入力情報信号は、そのペアの入力スイッチを非決定状態に制御する（かつ前記第１および第２の電流のどちらが他方より大きいかを制御しない）。このように、入力情報信号のペアにより担われる情報値は、出力情報信号に多重されてもよい。
一オプションとして、前記第１の入力スイッチは、ゲート端子が対応する入力情報信号を受け取るように構成されても良く、チャネルが前記第１のノードを通る並列な第１の電流パスに沿って接続されるトランジスタを有してもよい。この場合、前記第２の入力スイッチは、ゲート端子が対応する入力情報信号を受け取るように構成されてもよく、チャネルが前記第２のノードを通る並列な第２の電流パスに沿って接続されるトランジスタを有してもよい。
他の一オプションとして、前記第１の入力スイッチは、ゲート端子が対応する入力情報信号を受け取るように構成されても良く、チャネルが前記第１のノードを通る第１の電流パスに沿って直列に接続されるトランジスタを有してもよい。この場合、前記第２の入力スイッチは、ゲート端子が対応する入力情報信号を受け取るように構成されてもよく、チャネルが前記第２のノードを通る第２の電流パスに沿って並列に接続されるトランジスタを有してもよい。
前記第１と第２の電流パスは、場合によっては、一端において同じ共通ノードを通り、他端において前記第１のノード又は第２のノードのどちらかを通ってもよい。
ラッチ回路はクロック信号を受け取るように構成されたクロック入力を含んでも良く、 前記ラッチ回路は前記クロック信号と同期した交代する設定フェーズ及び評価フェーズで動作するように構成され、前記入力情報信号は、各評価フェーズが、情報値が入力情報信号の前記ペアにより担われている場合に生じるように、前記クロックと同期され、前記ラッチ回路は、各評価フェーズにおいて、前記入力情報信号のペアにより担われている情報値を、前記出力信号にラッチするように構成されていてもよい。
前記出力情報信号は、出力情報信号のペアであり、第１の出力情報信号と第２の出力情報信号とを含んでもよい。この場合、前記ラッチ回路は、前記第１と第２の出力情報信号に、各設定フェーズにおいて互いに同じ信号値を有し、各評価フェーズにおいて互いに異なる信号値を有するようにさせるように構成されてもよい。さらに、前記ラッチ回路は、各評価フェーズにおいて、前記第１と第２の出力情報信号の一方に、それらの出力情報信号の他方より高い信号値を有するようにさせるように構成されてもよく、その評価フェーズにおいて出力情報信号のペアにラッチされる情報値は、それらの出力情報信号のどれがより高い又はより低い値を有するか決定してもよい。
本発明の第２の態様の一実施形態によると、前述の第１の態様によるラッチ回路を有するマルチプレクサが提供される。かかるマルチプレクサは、入力情報信号のペアを前記ラッチ回路にシグナルするように構成された情報信号取り込み回路とを有してもよく、前記情報信号取り込み回路は、前記ラッチ回路に接続され、入力スイッチが前記入力情報信号を受け取り、それにより制御されるようになっていてもよい。
入力情報信号の各ペアは交代する有効フェーズ及び無効フェーズを有してもよく、入力情報信号の各ペアは、それらの入力情報信号の信号値に基づいて、有効フェーズの各々で情報値を担っていてもよく、複数のペアの入力情報信号の他の各ペアは無効フェーズにあるとき、入力情報信号の各ペアは有効フェーズにある。このように、情報信号のペアにより担われる情報値は、インターリーブされ、又はスタガー（ｓｔａｇｇｅｒ）されてもよい。
入力情報信号の各ペアは、無効フェーズにおいて、入力スイッチを制御して非決定状態に制御する信号値を有しても良く、無効フェーズにおいて入力情報信号を受け取る入力スイッチのすべてが、非決定状態であってもよい。入力情報信号の各ペアは、有効フェーズにおいて、入力情報信号を制御して決定状態にする信号値を有してもよく、決定状態における入力スイッチは、第１と第２の電流のどちらが他方より大きいか決定してもよい。
入力情報信号の各ペアについて、第１と第２の入力情報信号の信号値は、無効フェーズでは互いに同じであってもよく（例えば、両方とも論理ロー、又は両方とも論理ハイであってもよく）、有効フェーズでは互いに異なってもよい（例えば、一方は論理ハイであり、他方は論理ローであってもよい）。各有効フェーズにおいて、その有効フェーズを有する第１と第２の入力情報信号の一方は、第１と第２の入力情報信号の他方より高い信号値を有してもよく、その有効フェーズにおいて担われる情報値は、それらの入力情報信号のどれがより高い又はより低い信号値を有するか（例えば、どちらが論理ローであり、どちらが論理ハイであるか）決定してもよい。
前記情報信号取り込み回路は、入力情報信号のペアを受け取るように構成された情報信号受け取り回路であり、又は入力情報信号のペアを生成するように構成された情報信号生成回路である。本ラッチ回路の複数のセットは、協働して、かかる情報信号取り込み回路として機能してもよい。
本発明の第３の態様の一実施形態によると、マルチプレクサシステムが提供される。該システムは、ダウンストリームラッチ回路である、前述の第１の態様によるラッチ回路であって、前記ダウンストリームラッチ回路の入力スイッチのペアの数が２である、ラッチ回路と、前述の第１の態様によるラッチ回路であり、出力情報は出力情報信号のペアである、第１と第２のアップストリームラッチ回路とを有しても良い。この場合、前記第１と第２のアップストリームラッチ回路は、互いに異相で動作するように構成されてもよく、前記ダウンストリームラッチ回路は、前記第１のアップストリームラッチ回路の出力情報信号のペアを、そのダウンストリームラッチ回路の入力スイッチのペアの１つの入力情報信号のペアとして受け取り、前記第２のアップストリームラッチ回路の出力情報信号のペアを、そのダウンストリームラッチ回路の入力スイッチのペアの他の１つの入力情報信号のペアとして受け取るように、接続されていてもよい。
かかるシステムでは、前記ラッチ回路の各々は、出力情報が出力情報信号のペアであるラッチ回路であってもよい。その場合、前記第１と第２のアップストリームラッチ回路と前記ダウンストリームラッチ回路は、ラッチ回路のアップストリーム・ダウンストリーム・セットを構成してもよく、このシステムは、ラッチ回路のアップストリーム・ダウンストリームセットを有しても良く、アップストリーム・ダウンストリーム・セットのラッチ回路の前記ダウンストリームラッチ回路のペアは、他のアップストリーム・ダウンストリーム・セットのラッチ回路の第１と第２のアップストリームラッチ回路であってもよい。このように、かかるラッチ回路は、かかるマルチプレクサシステムを構成するように、ツリー構造またはネットワークに接続されてもよい。
本発明の第４の態様の一実施形態によると、入力情報信号のペアにより担われる情報を出力情報信号に多重するマルチプレクサとして用いるラッチ回路が提供される。入力情報信号の各ペアは第１の入力情報信号と第２の入力情報信号とを含み、入力情報信号の各ペアは交代する有効フェーズと無効フェーズを有し、入力情報信号の各ペアは、その有効フェーズにおいて、それらの入力情報信号の信号値に基づき、情報値を担い、入力情報信号の各ペアは、前記複数のペアの入力情報信号の他の各ペアが無効フェーズにあるとき、その有効フェーズにあり、前記ラッチ回路は、入力スイッチの複数のペアであって、各ペアは第１の入力スイッチと第２の入力スイッチとを有し、対応する入力情報信号のペアにより制御されるように構成された、入力スイッチの複数のペアと、前記出力情報信号を出力するように構成された出力とを有し、前記入力スイッチの各ペアについて、第１の入力スイッチは対応する入力情報信号のペアの第１の入力情報信号を受け取るように構成され、第２の入力スイッチは対応する入力情報信号のペアの第２の入力情報信号を受け取るように構成され、前記入力スイッチは、前記ラッチ回路に接続され、出力情報信号を制御し、その有効及び無効フェーズにおいて入力情報信号のペアの信号値とコンパチブルな（又は、一致する、又は対応する）構成であり、入力スイッチが各入力情報信号により制御されたとき、入力情報信号のペアにより担われる連続した情報値が出力情報信号にラッチされる。
本構成は、有効フェーズにおける入力情報信号のペアが、それらのスイッチが出力信号の値を決定する決定状態に、入力スイッチを制御し、一方、無効フェーズにおける入力情報信号の各ペアが、それらのスイッチが出力信号の値を決定しない非決定状態に、入力スイッチを制御するようになっていてもよい。
前記入力スイッチについて、第１の入力スイッチは前記ラッチ回路の第１のノードの第１の電流を制御するように接続されてもよく、（別の）第２の入力スイッチは前記ラッチ回路の第２のノードの第２の電流を制御するように接続されてもよい。有効フェーズと無効フェーズにおける入力情報信号のペアの信号値は、前記第１と第２の電流のどちらが他方より大きいかが、有効フェーズにおける入力情報信号のペアにより担われる譲歩うちにより決定されるように構成されてもよい。前記ラッチ回路は、前記第１と第２の電流のどちらが、後続の有効フェーズにおいて、他方より大きいかに基づいて、前記出力情報信号を制御して、入力情報信号のペアに担われた連続した情報値を出力情報信号にラッチするように構成されていてもよい。
一オプションとして、前記第１の入力スイッチは、ゲート端子が対応する入力情報信号を受け取るように構成されても良く、チャネルが前記第１のノードを通る並列な第１の電流パスに沿って接続されるトランジスタを有してもよい。その場合、前記第２の入力スイッチは、ゲート端子が対応する入力情報信号を受け取るように構成されてもよく、チャネルが前記第２のノードを通る並列な第２の電流パスに沿って接続されるトランジスタを有してもよい。
他の一オプションとして、前記第１の入力スイッチは、ゲート端子が対応する入力情報信号を受け取るように構成されても良く、チャネルが前記第１のノードを通る第１の電流パスに沿って直列に接続されるトランジスタを有してもよい。その場合、前記第２の入力スイッチは、ゲート端子が対応する入力情報信号を受け取るように構成されてもよく、チャネルが前記第２のノードを通る第２の電流パスに沿って並列に接続されるトランジスタを有してもよい。
前記第１と第２の電流パスは、場合によっては、一端において同じ共通ノードを通り、他端において前記第１のノード又は第２のノードのどちらかを通ってもよい。
入力情報信号の各ペアについて、第１と第２の入力情報信号の信号値は、前記無効フェーズでは互いに等しくても良く、前記無効フェーズでは互いに異なる。各有効フェーズにおいて、その有効フェーズを有する第１と第２の入力情報信号の一方は、第１と第２の入力情報信号の他方より高い信号値を有してもよく、その有効フェーズにおいて担われる情報値は、それらの入力情報信号のどれがより高い又はより低い信号値を有するか決定してもよい。
かかるラッチ回路は、クロック信号を受け取るように構成されたクロック入力を有し、前記ラッチ回路は前記クロック信号と同期した交代する設定フェーズ及び評価フェーズで動作するように構成され、入力情報信号は前記クロック信号と同期され、各評価フェーズは対応する有効フェーズ中に発生し、前記ラッチ回路は、各評価フェーズにおいて、入力情報信号のペアにより担われている情報値を、前記出力信号にラッチするように構成されていてもよい。
前記出力情報信号は、出力情報信号のペアであり、第１の出力情報信号と第２の出力情報信号とを含んでもよい。その場合、前記ラッチ回路は、前記第１と第２の出力情報信号に、各設定フェーズにおいて互いに同じ信号値を有し、各評価フェーズにおいて互いに異なる信号値を有するようにさせるように構成されてもよい。前記ラッチ回路は、各評価フェーズにおいて、前記第１と第２の出力情報信号の一方に、それらの出力情報信号の他方より高い信号値を有するようにさせるように構成されてもよく、その評価フェーズにおいて出力情報信号のペアにラッチされる情報値は、それらの出力情報信号のどれがより高い又はより低い値を有するか決定してもよい。
本発明の第５の態様の一実施形態によると、前述の第４の態様によるラッチ回路を有するマルチプレクサが提供される。かかるマルチプレクサは、入力情報信号のペアを前記ラッチ回路にシグナルするように構成された情報信号取り込み回路とを有してもよく、前記情報信号取り込み回路は、前記ラッチ回路に接続され、入力スイッチが前記入力情報信号を受け取り、それにより制御されるようになっている。
前記情報信号取り込み回路は、入力情報信号のペアを受け取るように構成された情報信号受け取り回路であり、又は入力情報信号のペアを生成するように構成された情報信号生成回路である。本ラッチ回路の複数のセットは、協働して、かかる情報信号取り込み回路として機能してもよい。
本発明の第６の態様の一実施形態によると、マルチプレクサシステムが提供される。該システムは、ダウンストリームラッチ回路である、前述の第４の態様によるラッチ回路であって、前記ダウンストリームラッチ回路の入力スイッチのペアの数が２である、ラッチ回路と、前述の第４の態様によるラッチ回路であり、出力情報信号は出力情報信号のペアである、第１と第２のアップストリームラッチ回路とを有しても良く、前記第１と第２のアップストリームラッチ回路は、互いに異相で動作するように構成され、前記ダウンストリームラッチ回路は、前記第１のアップストリームラッチ回路の出力情報信号のペアを、そのダウンストリームラッチ回路の入力スイッチのペアの１つの入力情報信号のペアとして受け取り、前記第２のアップストリームラッチ回路の出力情報信号のペアを、そのダウンストリームラッチ回路の入力スイッチのペアの他の１つの入力情報信号のペアとして受け取るように、接続されていてもよい。
かかるシステムでは、前記ラッチ回路の各々は、出力情報信号が出力情報信号のペアである、前述の第４の態様によるラッチ回路であってもよい。その場合、前記第１と第２のアップストリームラッチ回路と前記ダウンストリームラッチ回路は、ラッチ回路のアップストリーム・ダウンストリーム・セットを構成してもよく、前記システムは複数の前記アップストリーム・ダウンストリーム・セットのラッチ回路を有してもよく、アップストリーム・ダウンストリーム・セットのラッチ回路の前記ダウンストリームラッチ回路のペアは、他のアップストリーム・ダウンストリーム・セットのラッチ回路の第１と第２のアップストリームラッチ回路であってもよい。このように、かかるラッチ回路は、かかるマルチプレクサシステムを構成するように、ツリー構造に接続されてもよい。
本発明の第７の態様の一実施形態によると、入力情報信号の各ペアにより担われる情報を出力情報信号に多重化する方法が提供される。入力情報信号の各ペアは第１の入力情報信号と第２の入力情報信号とを含み、前記方法は、入力情報信号のペアをラッチ回路に供給するステップを含み、前記ラッチ回路は入力スイッチの複数のペアを有し、入力スイッチの各ペアは第１の入力スイッチと第２の入力スイッチとを有し、入力スイッチの各ペアは入力情報信号の対応するペアを受け取るように接続され、前記出力情報信号を出力するように構成された出力とを有し、前記入力スイッチの各ペアについて、第１の入力スイッチは対応する入力情報信号のペアの第１の入力情報信号を受け取るように接続され、第２の入力スイッチは対応する入力情報信号のペアの第２の入力情報信号を受け取るように接続され、入力情報信号を、入力情報信号の各ペアは交代する有効フェーズ及び無効フェーズを有し、入力情報信号の各ペアは、それらの入力情報信号の信号値に基づいて、有効フェーズの各々で情報値を担い、複数のペアの入力情報信号の他の各ペアは無効フェーズにあるとき、入力情報信号の各ペアは有効フェーズにあるように構成するように構成するステップと、入力スイッチがどのように接続されているかに応じて、入力スイッチがそれぞれの入力情報信号により制御されているとき、入力情報信号のペアにより担われた連続した情報値が出力情報信号にラッチされるように、有効フェーズと無効フェーズにおける入力情報信号のペアの信号値を構成するステップとを含む。
本発明の第８の態様の一実施形態によると、複数ペアの入力を有するｓｔｒｏｎｇＡＲＭまたは他のクロックドラッチ回路がマルチプレクサとして使用され、入力のペアは互いに並列に接続される。すなわち、入力の各ペアが第１の入力および第２の入力を含む場合、第１の入力は並列に接続され、第２の入力は並列に接続されてもよい。入力のペアに対応する入力情報信号のペアは、例えば、入力がゲート制御されたＮＭＯＳトランジスタとして実装される場合、差動ＲＴＺ（ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ）信号であってもよい。
本発明の第９の態様の一実施形態によると、複数ペアの入力を有するｓｔｒｏｎｇＡＲＭまたは他のクロックドラッチ回路がマルチプレクサとして使用され、入力のペアは互いに直列に接続される。すなわち、入力の各ペアが第１の入力および第２の入力を含む場合、第１の入力は直列に接続され、第２の入力は直列に接続されてもよい。入力のペアに対応する入力情報信号のペアは、例えば、入力がゲート制御されたＮＭＯＳトランジスタとして実装される場合、差動ＲＴＯ（ｒｅｔｕｒｎ−ｔｏ−ｏｎｅ）信号であってもよい。
このようなラッチ回路は、ツリー構造またはネットワークで一緒に接続されてもよく、そのようなラッチ回路の２つ以上の出力は、別のそのようなラッチ回路の入力を形成する。
かかるラッチ回路は、ゲート端子が入力の複数のペアの１つとして機能する、第１のペアの入力トランジスタと、第１のペアのトランジスタと並列に接続され、ゲート端子が入力の複数のペアの他の１つとして機能する、少なくとも第２のペアの入力トランジスタとを有する。また、クロスカップルされたインバータを構成するように一緒に接続された、出力がラッチ回路の出力を提供する、トランジスタの２つのクロスカップルされたペアを有する。入力トランジスタのペアは、共通テールノードと第１と第２の中間ノードとの間に接続されてもよい。クロスカップルされたインバータは、中間ノードと第１の基準電圧源との間に接続されてもよい。回路は、それぞれのインバータの出力と第１の基準電圧源との間に接続された２つのクロックドプリチャージトランジスタと、共通テールノードと第２の基準電圧源との間に接続されたクロックド活性化トランジスタを含んでいてもよい。両出力には、最終的に反転された出力を供給するインバータを設けられてもよい。
入力情報信号はデータ又は制御信号であってもよい。入力情報信号はデジタル信号であってもよい。入力情報信号ペアは差動ＲＴＺ（ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ）信号でも、ＲＴＯ（ｒｅｔｕｒｎ−ｔｏ−ｏｎｅ）信号であってもよい。
有効フェーズの間に、入力情報信号の各ペアのうちの第１のものは論理値１を有し、他方の、第２のものは論理値０を有し、デジタルデータ値１を示す。有効フェーズの間に、それらのうちの第１のものは論理値０を有し、第２のものはデジタルデータ値０を有し、論理値１を示す。
本発明の第１０の態様の一実施形態によれば、前述の態様の１つ以上に従ったラッチ回路、マルチプレクサまたはマルチプレクサシステムを含むデジタル・アナログ回路またはアナログ・デジタル回路が提供される。
本発明の第１１の態様の一実施形態によると、前述の態様の１つ以上に従ったラッチ回路、マルチプレクサまたはマルチプレクサシステム、またはデジタル・アナログ回路またはアナログ・デジタル回路を含むフリップチップのようなＩＣチップが提供される。
本発明は、装置の態様に対応する方法の態様に及ぶ。
ここで、例として添付の図面を参照する。
本発明の実施形態の理解に有用なマルチプレクサシステムを示す模式図である。 図１の個別のマルチプレクサの１つを示す模式図である。 図２の回路の動作を理解するのに有用な信号タイミング図である。 本発明を実施する回路を示す模式的ブロック図である。
図１は、本発明の実施形態が用いられてもよい一般的な環境を理解するのに有用なマルチプレクサシステム１を示す模式図である。
マルチプレクサシステム１は複数のマルチプレクサ２とＤＡＣ回路ブロック４とを有する。言うまでもなく、ＤＡＣ回路ブロック４は、マルチプレクサから供給される入力データ信号に基づいて動作してもよい単なる１つの回路ブロック例である。本発明の実施形態は、もちろん、データ信号を利用するどんな回路でも用いることができる。
また、言うまでもなく、本システム１と、後ほど開示する様々な実施形態は、デジタルデータ信号を多重する場合をとって説明する。しかし、デジタルデータ信号は単に１つの便利な例であり、本発明は一般的な情報信号の多重に適用してもよい。例えば、かかる情報信号はデータ信号又は制御信号であってもよく、デジタル信号又はアナログ信号であってもよい。以下の説明から明らかになると思うが、本発明は情報信号の複数のペアを取り扱い、情報値は各ペアの情報信号間の大きさの差分により表される。
図１に戻り、３つのマルチプレクサ２が示され、便宜的にラベルＡ、ＢおよびＣが付されている。これらはより大きなマルチプレクサツリー構成の一部を為すと理解しても良い。この例では、マルチプレクサＡとＢはツリーの同じ段にあり、それらの対応する出力信号（これらも便宜的にラベルＡおよびＢを付す）は次の段のマルチプレクサＣに受け取られる。
マルチプレクサＡは、データ（情報）信号ＤＡＴＡ１とＤＡＴＡ２、及びクロック信号ＣＬＫＡを受け取るように接続されている。マルチプレクサＢは、データ（情報）信号ＤＡＴＡ３とＤＡＴＡ４、及びクロック信号ＣＬＫＢを受け取るように接続されている。マルチプレクサＣは、データ（情報）信号ＡとＢ、及びクロック信号ＣＬＫＣを受け取るように接続されている。マルチプレクサＡはデータ信号ＡをマルチプレクサＣに出力し、同様にマルチプレクサＢはデータ信号ＢをマルチプレクサＣに出力する。次に、マルチプレクサＣはデータ信号Ｃを出力する。
マルチプレクサＡとＢは同じスピード（図１にクロック周波数Ｆで示した）で動作し、そのためクロック信号ＣＬＫＡとＣＬＫＢは互いに等しくてもよく、又は例えば、単に互いに位相がずれていても良い。次の段のマルチプレクサＣはマルチプレクサＡおよびＢの２倍のスピードで動作し、これは図１のクロック周波数２Ｆとして示されている。それゆえ、クロック信号ＣＬＫＡとＣＬＫＢはクロック周波数Ｆを有し、クロック信号ＣＬＫＣはクロック周波数２Ｆを有する。クロック信号ＣＬＫＣはクロック信号ＣＬＫＡ及びＣＬＫＢの一方または両方と同期及び同相であってもよい。
それゆえ、データ信号（情報信号の一例として）はマルチプレクサツリーの段から段へ渡され、各段はパラレル・シリアル多重／リタイミング動作を実行して、図１に示すようにＤＡＣ回路ブロック４への単一入力にする。図１には示していないが、さらに別のマルチプレクサ段がマルチプレクサＡとＢの前段にあってもよく、さらに別のマルチプレクサ段がマルチプレクサＣの後段にあってもよい。もちろん、段数はアプリケーションに依存する。
図２は、個別のマルチプレクサ２の１つ、この場合、マルチプレクサＣを示す模式図である。図２から分かるように、本マルチプレクサ２はデュアル入力ラッチ回路と呼ばれている。
マルチプレクサＣは図２に、「ブラックボックス」形式と詳細形式との両方で示されている。「ブラックボックス」形式は、その全体的な機能が理解できるように単に入力と出力とを示す。詳細形式は、全体的な機能を実行するように構成された回路（ラッチ回路）１０の一例を示す。
データの入出力は情報信号のペアとして、この場合には、差動ＲＴＺ（Ｒｅｔｕｒｎ−Ｔｏ−Ｚｅｒｏ）信号として提供される。「差動ＲＴＺ」の意味は、後でより詳しく説明する図３を参照すれば分かると思われる。
マルチプレクサＡの出力Ａ（図１を参照）は、差動ＲＴＺペアのＲＺＡと／ＲＺＡであり、同様にマルチプレクサＢの出力Ｂは、差動ＲＴＺペアのＲＺＢと／ＲＺＢである。これらの４つの信号ＲＺＡ、／ＲＺＡ、ＲＺＢ及び／ＲＺＢは、クロック信号ＣＬＫＣと共に、マルチプレクサＣへの入力を構成する。言うまでもなく、前段のマルチプレクサＡとＢは、それぞれ異相（ｏｕｔ−ｏｆ−ｐｈａｓｅ）クロック信号ＣＬＫＡとＣＬＫＢに基づいて動作する。信号ＤＡＴＡ１ないしＤＡＴＡ４は、それぞれ、差動ＲＴＺ信号（ｄｉｆｆｅｒｅｎｔｉａｌ ＲＴＺ）のペアとして実装してもよい。
図２に示す回路例１０は、ｓｔｒｏｎｇＡＲＭラッチまたはクロックトラッチ（ｃｌｏｃｋｅｄ ｌａｔｃｈ）として容易に説明できるが、重要なことは、（少なくとも）２セットの並列接続された入力（ＲＺＡと／ＲＺＡを受け取るセットと、ＲＺＢと／ＲＺＢを受け取る他のセット）を有し、出力のインバータは（図１の出力Ｃに対応する）ＲＺＣ及び／ＲＺＣを生成する。
回路１０は、第１のペアの入力トランジスタ１２及び１４と、少なくとも１つの第２のペアの入力トランジスタ１６及び１８と、インバータ２８及び３０を構成する２つのクロスカップルされたペアのトランジスタ２０、２２、２４及び２６と、共通テールノード３２と、中間ノード３４及び３６と、第１の基準電圧源３８と、第１と第２のプリチャージ（セットアップ）トランジスタ４０及び４２と、インバータ出力ノード４４及び４６と、クロックトアクティブ（評価）トランジスタ５０と、第２の基準電圧源５２と、出力インバータ５４及び５６とを有する。
第１のペアの入力トランジスタ１２と１４のゲート端子は、複数のペアの入力のうちの１つ、この場合、受け取り信号ＲＺＡ及び／ＲＺＡとして機能する。第２のペアの入力トランジスタ１６と１８のゲート端子は、複数のペアの入力のうちの他の１つ、この場合、受け取り信号ＲＺＢ及び／ＲＺＢとして機能する。トランジスタ１２はトランジスタ１６と並列に接続され、トランジスタ１４はトランジスタ１８と並列に接続される。
２つのクロスカップルされたペアのトランジスタ２０、２２、２４及び２６は共に接続され、クロスカップルされたインバータ２８と３０を形成する。出力ノード４４と４６に設けられたインバータ２８と３０の出力は、回路１０の最終的な出力を提供する。
入力トランジスタ１２、１４、１６及び１８のペアは、共通テールノード３２と、第１及び第２の中間ノード３４及び３６との間に接続される。具体的に、トランジスタ１２と１６は、共通テールノード３２と第１の中間ノード３４との間に、互いに並列に接続され、トランジスタ１４と１８は、共通テールノード３２と第２の中間ノード３６との間に、互いに並列に接続される。
クロスカップルされたインバータ２８と３０は、中間ノード３４及び３６と、第１の基準電圧源３８、この場合はＶＤＤとの間に接続されている。具体的に、インバータ２８は第１の中間ノード３４と第１の基準電圧源との間に接続され、インバータ３０は第２の中間ノード３６と第１の基準電圧源３８との間に接続される。インバータ２８の出力は出力ノード４４に接続され、インバータ３０の出力は出力ノード４６に接続される。
２つのプリチャージトランジスタ４０と４２は、出力ノード４４及び４６と、第１の基準電圧源３８との間に接続されている。特に、プリチャージトランジスタ４０はノード４４と第１の基準電圧源３８との間に接続され、プリチャージトランジスタ４２は出力ノード４６と第１の基準電圧源３８との間に接続されている。アクティブトランジスタ５０は、共通テールノード３２と第２の基準電圧源５２、この場合はグラウンド（ＧＮＤ）との間に接続される。
本実施形態では、トランジスタ１２、１４、１６、１８、２０、２２及び５０はＮＭＯＳ ＭＯＳＦＥＴであり、トランジスタ２４、２６、４０及び４２はＰＭＯＳ ＭＯＳＦＥＴである。トランジスタ４０、４２及び５０は、そのゲート端子にクロック信号ＣＬＫＣを受け取るように接続されている。
インバータ５４と５６は、出力ノード４４と４６にそれぞれ設けられ、最終的な回路出力ＲＺＣと／ＲＺＣを提供する。
図３は、図２の回路の動作を理解するのに有用な信号タイミング図である。
入力ＲＺＡと／ＲＺＡは、クロック信号ＣＬＫＡに基づき動作している、前段の同様なマルチプレクサ２から来る。このように、クロック信号ＣＬＫＡがローであるとき、前段のマルチプレクサはリセット（または「セットアップ」または「プリチャージ」または「無効（ｉｎｖａｌｉｄ）」）フェーズにあり、そのため信号ＲＺＡと／ＲＺＡは両方ともローである（図３に示すように）。クロック信号ＣＬＫＡがハイであるとき、前段のマルチプレクサはアクティブ（「再生」または「有効」または「評価」または「起動」）フェーズにあり、そのためデータ値に応じてＲＺＡ又は／ＲＺＡのどちらかがハイである。
このように、ＲＺＡと／ＲＺＡなどの異なるＲＴＺペアの場合、交代で「有効（ｖａｌｉｄ）」と「無効（ｉｎｖａｌｉｄ）」フェーズとなる。「無効」フェーズは図３では「ＲＳＴ」（ｒｅｓｅｔ）フェーズとしてマークされている。有効フェーズの場合、情報値は２つの信号、ハイ（ＶＤＤ）になる信号とローすなわちゼロ（ＧＮＤ）に戻る信号との一方により表され、そのためＲｅｔｕｒｎ−Ｔｏ−Ｚｅｒｏと呼ばれ、２つの信号の他方はローに留まる。図３の例では、デジタル「１」は、／ＲＺＡがローに留まっている間に、ＲＺＡがハイ（ＶＤＤ）になりロー（ＧＮＤ）に戻り、デジタル「０」は、ＲＺＡがローに留まっている間に、／ＲＺＡがハイ（ＶＤＤ）になりロー（ＧＮＤ）に戻る。無効またはＲＳＴフェーズの場合、ＲＺＡと／ＲＺＡは両方ともローに留まる。
入力ＲＺＡと／ＲＺＡの上記の説明は、同様に入力ＲＺＢと／ＲＺＢにも当てはまり、クロック信号ＣＬＫＡとＣＬＫＢとの間の位相関係に基づき、その有効フェーズ及び無効フェーズは信号ＲＺＡと／ＲＺＡのものとは異相（ｏｕｔ−ｏｆ−ｐｈａｓｅ）である。
マルチプレクサＣのクロック入力、すなわちクロック信号ＣＬＫＣは、クロック信号ＣＬＫＡ及びＣＬＫＢの周波数の２倍である。それゆえ、マルチプレクサＣは、図３に示すように、その入力ＲＺＡ、／ＲＺＡ、ＲＺＢ及び／ＲＺＢ、及びクロック信号ＣＬＫＣとに基づいて、出力ＲＺＣと／ＲＺＣを生成する。
例えば、クロック信号ＣＬＫＣがローであるとき、マルチプレクサＣはリセット（またはセットアップまたはプリチャージ）フェーズにあり、そのためこの信号ＲＺＣと／ＲＺＣは両方ともローである（再び、図３に示すように）。これは、クロック信号ＣＬＫＣがローであるとき、トランジスタ５０がオフであり（電流がノード３２と、その結果、ノード３４と３６を流れないようにする）、トランジスタ４０と４２がオンであり、ノード４４と４６を論理ハイすなわちＶＤＤまで充電する（それゆえ、インバータ５４と５６はロー出力となる）。
クロック信号ＣＬＫＣがハイであるとき、マルチプレクサＣはアクティブ（再生または評価）フェーズにあり、そのためデータ値に応じて、ＲＺＣ又は／ＲＺＣのどちらかがハイである。これは、クロック信号ＣＬＫＣがハイであるとき、トランジスタ５０はオンであり（ノード３２を電流が流れ）、トランジスタ４０と４２はオフである。さらに、信号ＲＺＡ、／ＲＺＡ、ＲＺＢ及び／ＲＺＢは、トランジスタ１２、１４、１６及び１８の１つがオンであり、その他がオフであるようにし、中間ノード３４と３６を流れる電流が不均衡となるようになっている。特に、デジタルの「１」がＲＺＡの立ち上がりで表す例と取ると、トランジスタ１２はオンであり、一方トランジスタ１４、１６及び１８はオフである。このように、電流はノード３２と３４を流れるが、ノード３６は流れない。ノード３４と３６においけるこの不均衡（ｉｍｂａｌａｎｃｅ）は、クロスカップルされたインバータ２８と３０の動作に影響する。インバータはこの不均衡を増幅して、ノード４４と４６の一方がハイになり、他方がローになるようにする。この例では、トランジスタ１２がオンであり、一方トランジスタ１４、１６及び１８がオフであるとき、ノード３４がプルダウン（ｐｕｌｌ ｄｏｗｎ）され、それによりノード４６がプルダウンされ、よってノード４４がハイとなり、ＲＺＣはハイになり、／ＲＺＣはローになり（又は、事実上ローに留まる）、この目的においては、短い移行状態（ｂｒｉｅｆ ｔｒａｎｓｉｔｉｏｎａｌ ｓｔａｔｅ）は無視するが、クロスカップルされたインバータ２８と３０の出力は速く最終的な状態になる。このように、この例では、トランジスタ１２と１４のペアは決定状態（ｄｅｔｅｒｍｉｎａｔｉｖｅ ｓｔａｔｅ）にあり、トランジスタ１６と１８は非決定状態にあり、ＲＺＣと／ＲＺＣの値を決定する意味で、ＲＺＡと／ＲＺＡのペアは、（有効フェーズにある）その時点で出力を制御している。
言うまでもなく、図３に示す入力ＡとＢにより担われる元のデータシーケンス１−１−０−０は、出力信号Ｃに多重され、それらのデータ値間にギャップにより、マルチプレクサツリーのマルチプレクサＣと同じ段の他のマルチプレクサからの異相（ｏｕｔ−ｏｆ−ｐｈａｓｅ）の同等信号（ｅｑｕｉｖａｌｅｎｔ ｓｉｇｎａｌ）が許容される。
回路１０はＲＴＺ信号ペアに基づき動作する点に留意されたい。すなわち、各ペア（例えば、ＲＺＡと／ＲＺＡ）では、その「有効」フェーズの場合、データ値にかかわらず、信号のうち一方は同じ状態に留まり、他方は各クロックサイクルで立ち上がりと立ち下がりする。ペアの信号は差動であり、これは、重要なのは有効フェーズにおけるそれらの信号間の大きさの差分であるという意味である。
このように、マルチプレクサツリー全体にわたり、回路は一定の電流を引き込み、この電流はデータによらない、すなわち消費電力はデータに依存しない。こうなるのは、データが変化しても同じ状態に留まっても、いずれにしても各有効フェーズにおいて、ペアの一方の信号はハイとなり、次いで再びローとなるからである。例えば、標準的なＣＭＯＳマルチプレクサは、データに応じて、１００ｍＡないし４００ｍＡの範囲の電流引き込む（ｃｕｒｒｅｎｔ ｄｒａｗ）が、本構成は例えば２００ｍＡを常に引き込んでもよい。これは、図１のＤＡＣ回路ブロックなどの周辺回路へのマルチプレクサ回路のインパクトを考えると、有利である。
また、一般のｓｔｒｏｎｇＡＲＭラッチ構成はローパワー回路であり、例えば、それはｓｔｒｏｎｇＡＲＭラッチ構成が、ＣＭＯＳラッチより小さいクロックローディング（ｃｌｏｃｋ ｌｏａｄｉｎｇ）を有し、それによりパワーを節約するからである。このように、マルチプレクサツリー全体はローパワーで動作する。
図４は、本発明を実施するマルチプレクサ６０を示す模式図である。マルチプレクサ６０は情報信号取り込み回路６２とラッチ回路６４とを有する。
情報信号取り込み回路６２は、受け取り、又は生成して、クロック信号と同期された複数のペアの差動ＲＴＺ情報信号を出力するように構成される。この場合、情報信号のペアは第１の部分Ａ及び／Ａと、第２の部分Ｂ及び／Ｂとを含む。情報信号の各ペアは、交代する有効フェーズと無効フェーズを有し、これらは図３を参照して上で説明した交代するアクティブフェーズ及びリセットフェーズに対応する。情報信号の各ペアは、情報信号の他のペアの各々が無効フェーズにあれば、有効フェーズにある。これは図３から分かる。
ラッチ回路６４はクロックされた回路であり、入力と出力の複数のペアを有する。入力のペアは並列に接続されていてもよい。替わりに、それらは直列に接続されていてもよい。この場合、入力の第１のペアは、信号Ａ及び／Ａを受け取り、入力の第２のペアは信号Ｂ及び／Ｂを受け取る。クロックされたラッチ回路６４の出力は、信号Ｃと／Ｃを出力し、これらは差動ＲＴＺ信号のペアでもある。
図１を図４と比較すると、言うまでもなく、組み合わされたマルチプレクサＡとＢは、情報信号取り込み回路６２に対応し、マルチプレクサＣはラッチ回路６４に対応する。このように、マルチプレクサ２のペアは、マルチプレクサツリー中の次のマルチプレクサ２に対して入力信号を提供できる。かかる多くのマルチプレクサ２が大きなマルチプレクサツリーに設けられても、上記の利点が得られる。それゆえ、低消費電力かつデータ非依存消費電力の大規模多重を提供することができる。
図２に戻り、言うまでもなく、回路１０には入力の２つのペア（一方のペアはＲＺＡと／ＲＺＡを受け取り、他方のペアはＲＺＢと／ＲＺＢを受け取る）を設けたが、一般的に入力のＸ個のペア（Ｘは２以上の整数）を有し得る。例えば、入力の３つのペア（すなわち、ここではＸ＝３）を設け、有効フェーズと無効フェーズが図３に示したように、入力情報信号の３つのペアにインターリーブされ、一度に、その中の１つのみが有効であるようにすることができる。このように、かかる回路は一般的にＸ−ｗａｙ多重を提供できる。さらに、クロック信号のデューティサイクルを調節して（例えば、Ｘ＝４のとき、デューティサイクルは２５％：７５％である）、図１と同様に、回路１０のセットをカスケードする支援をしてもよい。
また、図２と３に戻り、言うまでもなく、ＲＴＺ信号ＲＺＡ、／ＲＺＡ、ＲＺＢ及び／ＲＺＢは好適である。トランジスタ１２、１４、１６及び１８はＮＭＯＳトランジスタであり、トランジスタ１２と１６は並列でありノード３４に接続され、トランジスタ１４と１８は並列でありノード３６に接続されている。すなわち、信号は、一度に、（有効フェーズで１である）そのうちの１つのみが、論理ハイ値を有し、有効フェーズのペアが信号ＲＺＣと／ＲＺＣに出力される値を決定するように構成される。
しかし、ＮＭＯＳトランジスタ１２、１４、１６及び１８は、直列構成であって、トランジスタ１２と１６が直列で、ノード３４に接続され、トランジスタ１４と１８が直列で、ノード３６と接続されていてもよい。その場合、信号ＲＺＡ、／ＲＺＡ、ＲＺＢ及び／ＲＺＢは同等なｒｅｔｕｒｎ−ｔｏ−ｏｎｅ信号と置き換えられ、一度に、（有効フェーズにおいて１である）そのうちの１つのみが、論理ロー値を有し、有効フェーズのペアが、ＲＺＣと／ＲＺＣと同等の、出力信号に出力される値を決定する。言うまでもなく、他の同様なトランジスタ構成と入力信号構成のペアリングが同じ全体的な効果を実現することが可能であり、すなわち、有効フェーズにおいて入力信号のペアが出力信号に出力される値を決定することが可能であり、本開示はそのように理解される。
また、図３からすでに明らかであるが、出力信号ペアＲＺＣ及び／ＲＺＣは、フォーマットの点で、入力信号ペアＲＺＡ、／ＲＺＡ及びＲＺＢ、／ＲＺＢと、クロック周波数とデータレートが２倍になっている点を除き、同様である。このように、言うまでもなく、出力信号ペアＲＺＣと／ＲＺＣが後段のマルチプレクサ２（図１を参照）の入力信号ペアを構成してもよい。
本発明を実施する回路は、ＤＡＣまたはＡＤＣ回路のような混合信号回路と共に提供され得ることが理解されるであろう。したがって、ＤＡＣまたはＡＤＣ回路と共に提供される本明細書に開示された回路は、ＤＡＣまたはＡＤＣとして説明することができる。
本発明の回路は、例えば、フリップチップなどのＩＣ上の、集積回路として実装してもよい。本発明は、上記の通り、集積回路及びＩＣチップ、かかるＩＣチップを含む回路基板、及びかかる回路基板を含む通信ネットワーク（例えば、インターネット光ファイバネットワークや無線ネットワーク）、及びかかるネットワークのネットワーク機器に広がる。
本発明は、添付した請求項の精神と範囲において、上記開示を考慮して多くの異なる方法で実施することができる。

Claims (15)

  1. 入力情報信号の各ペアにより担われた情報を出力情報信号に多重するマルチプレクサとして用いるラッチ回路であって、入力情報信号の各ペアは第１の入力情報信号と第２の入力情報信号を含み、入力情報信号の各ペアはそれらの入力情報信号の信号値に基づき、入力情報信号の他のペアにより担われた情報値とインターリーブされた情報値を担い、
    前記ラッチ回路は、
    入力スイッチの複数のペアであって、各ペアは第１の入力スイッチと第２の入力スイッチとを有し、対応する入力情報信号のペアにより制御されるように構成された、入力スイッチの複数のペアと、
    前記出力情報信号を出力するように構成された出力とを有し、
    前記入力スイッチの各ペアについて、第１の入力スイッチは対応する入力情報信号のペアの第１の入力情報信号を受け取るように構成され、第２の入力スイッチは対応する入力情報信号のペアの第２の入力情報信号を受け取るように構成され、
    前記複数のペアの第１及び第２の入力スイッチは、前記複数のペアの第１の入力スイッチが共に前記ラッチ回路の第１のノードの第１の電流を制御するとともに、前記複数のペアの第２の入力スイッチが共に前記ラッチ回路の第２のノードの第２の電流を制御するように接続され、
    前記ラッチ回路は、前記第１と第２の電流のどちらが他方より大きいかに基づいて、前記出力情報信号を制御して、入力情報信号のペアに担われた連続した情報値を出力情報信号にラッチするように構成されている、
    ラッチ回路。
  2. 前記入力スイッチは、入力スイッチのペアの１つが入力情報信号のペアにより、所与の決定状態に制御されるとき、入力スイッチのペアが、入力スイッチの他の各ペアが入力情報信号のペアにより非決定状態に制御される場合、前記第１と第２の電流のどちらが他方より大きいか決定するように接続されている、
    請求項１に記載のラッチ回路。
  3. 前記複数のペアの第１の入力スイッチは、ゲート端子が対応する入力情報信号を受け取るように構成され、チャネルが前記第１のノードを通る、互いに並列な複数の第１の電流パスのうちの対応する第１の電流パスに沿って接続される、それぞれのトランジスタを有し、
    前記複数のペアの第２の入力スイッチは、ゲート端子が対応する入力情報信号を受け取るように構成され、チャネルが前記第２のノードを通る、互いに並列な複数の第２の電流パスのうちの対応する第２の電流パスに沿って接続される、それぞれのトランジスタを有する、
    請求項１または２に記載のラッチ回路。
  4. 前記複数のペアの第１の入力スイッチは、ゲート端子が対応する入力情報信号を受け取るように構成され、チャネルが前記第１のノードを通る第１の電流パスに沿って互いに直列に接続される、それぞれのトランジスタを有し、
    前記複数のペアの第２の入力スイッチは、ゲート端子が対応する入力情報信号を受け取るように構成され、チャネルが前記第２のノードを通る第２の電流パスに沿って互いに直列に接続される、それぞれのトランジスタを有する、
    請求項１または２に記載のラッチ回路。
  5. 前記第１と第２の電流パスは、一端において同じ共通ノードを通り、他端において前記第１のノード又は第２のノードのどちらかを通る、請求項３または４に記載のラッチ回路。
  6. クロック信号を受け取るように構成されたクロック入力を有し、
    前記ラッチ回路は前記クロック信号と同期した交代する設定フェーズ及び評価フェーズで動作するように構成され、
    前記入力情報信号は、各評価フェーズが、情報値が入力情報信号の前記ペアにより担われている場合に生じるように、前記クロック信号と同期され、
    前記ラッチ回路は、各評価フェーズにおいて、前記入力情報信号のペアにより担われている情報値を、前記出力情報信号にラッチするように構成されている、
    請求項１ないし５いずれか一項に記載のラッチ回路。
  7. 前記出力情報信号は、出力情報信号のペアであり、第１の出力情報信号と第２の出力情報信号とを含み、
    前記ラッチ回路は、前記第１と第２の出力情報信号に、各設定フェーズにおいて互いに実質的に同じ信号値を有し、各評価フェーズにおいて互いに異なる信号値を有するようにさせるように構成され、
    前記ラッチ回路は、各評価フェーズにおいて、前記第１と第２の出力情報信号の一方に、それらの出力情報信号の他方より高い信号値を有するようにさせるように構成され、その評価フェーズにおいて出力情報信号のペアにラッチされる情報値は、それらの出力情報信号のどれがより高い又はより低い値を有するか決定する、
    請求項６に記載のラッチ回路。
  8. マルチプレクサであって、
    請求項１ないし７いずれか一項に記載のラッチ回路と、
    入力情報信号のペアを前記ラッチ回路にシグナルするように構成された情報信号取り込み回路とを有し、
    前記情報信号取り込み回路は、前記ラッチ回路に接続され、入力スイッチが前記入力情報信号を受け取り、それにより制御されるようになっている、
    マルチプレクサ。
  9. 入力情報信号の各ペアは交代する有効フェーズ及び無効フェーズを有し、入力情報信号の各ペアは、それらの入力情報信号の信号値に基づいて、有効フェーズの各々で情報値を担い、複数のペアの入力情報信号の他の各ペアは無効フェーズにあるとき、入力情報信号の各ペアは有効フェーズにある、
    請求項８に記載のマルチプレクサ。
  10. 入力情報信号の各ペアは無効フェーズにおいて、対応する入力スイッチを制御して非決定状態にする信号値を有し、
    入力情報信号の各ペアは、有効フェーズにおいて、入力情報信号を制御して決定状態にする信号値を有し、前記決定状態における前記入力スイッチは、前記第１と第２の電流のどちらが他方より大きいか決定する、
    請求項９に記載のマルチプレクサ。
  11. 入力情報信号の各ペアについて、第１と第２の入力情報信号の信号値は、前記無効フェーズでは互いに実質的に等しく、前記有効フェーズでは互いに異なり、及び／又は
    各有効フェーズにおいて、その有効フェーズを有する第１と第２の入力情報信号の一方は、第１と第２の入力情報信号の他方より高い信号値を有し、その有効フェーズにおいて担われる情報値は、それらの入力情報信号のどれがより高い又はより低い信号値を有するか決定する、
    請求項９または１０に記載のマルチプレクサ。
  12. 前記情報信号取り込み回路は、入力情報信号のペアを受け取るように構成された情報信号受け取り回路であり、又は入力情報信号のペアを生成するように構成された情報信号生成回路である、請求項８乃至１１いずれか一項に記載のマルチプレクサ。
  13. マルチプレクサシステムであって、
    ダウンストリームラッチ回路である、請求項１ないし８いずれか一項に記載のラッチ回路であって、前記ダウンストリームラッチ回路の入力スイッチのペアの数が２である、ラッチ回路と、
    請求項７に記載のラッチ回路である、第１と第２のアップストリームラッチ回路とを有し、
    前記第１と第２のアップストリームラッチ回路は、互いに異相で動作するように構成され、
    前記ダウンストリームラッチ回路は、前記第１のアップストリームラッチ回路の出力情報信号のペアを、そのダウンストリームラッチ回路の入力スイッチのペアの１つの入力情報信号のペアとして受け取り、前記第２のアップストリームラッチ回路の出力情報信号のペアを、そのダウンストリームラッチ回路の入力スイッチのペアの他の１つの入力情報信号のペアとして受け取るように、接続されている、
    マルチプレクサシステム。
  14. 前記ラッチ回路の各々は請求項７に記載のラッチ回路であり、
    前記第１と第２のアップストリームラッチ回路と前記ダウンストリームラッチ回路は、ラッチ回路のアップストリーム・ダウンストリーム・セットを構成し、
    前記マルチプレクサシステムは複数の前記アップストリーム・ダウンストリーム・セットのラッチ回路を有し、
    アップストリーム・ダウンストリーム・セットのラッチ回路の前記ダウンストリームラッチ回路のペアは、他のアップストリーム・ダウンストリーム・セットのラッチ回路の第１と第２のアップストリームラッチ回路である、
    請求項１３に記載のマルチプレクサシステム。
  15. 入力情報信号のペアにより担われる情報を出力情報信号に多重するマルチプレクサとして用いるラッチ回路であって、入力情報信号の各ペアは第１の入力情報信号と第２の入力情報信号とを含み、入力情報信号の各ペアは交代する有効フェーズと無効フェーズを有し、入力情報信号の各ペアは、その有効フェーズにおいて、それらの入力情報信号の信号値に基づき、情報値を担い、入力情報信号の各ペアは、複数のペアの入力情報信号の他の各ペアが無効フェーズにあるとき、その有効フェーズにあり、前記ラッチ回路は、
    入力スイッチの複数のペアであって、各ペアは第１の入力スイッチと第２の入力スイッチとを有し、対応する入力情報信号のペアにより制御されるように構成された、入力スイッチの複数のペアと、
    前記出力情報信号を出力するように構成された出力とを有し、
    前記入力スイッチの各ペアについて、第１の入力スイッチは対応する入力情報信号のペアの第１の入力情報信号を受け取るように構成され、第２の入力スイッチは対応する入力情報信号のペアの第２の入力情報信号を受け取るように構成され、
    前記入力スイッチは、前記ラッチ回路に接続され、出力情報信号を制御し、その有効及び無効フェーズにおいて入力情報信号のペアの信号値とコンパチブルな構成であり、入力スイッチが各入力情報信号により制御されたとき、入力情報信号のペアにより担われる連続した情報値が出力情報信号にラッチされ、
    前記第１と第２の入力スイッチは、前記複数のペアの第１の入力スイッチが共に前記ラッチ回路の第１のノードの第１の電流を制御するとともに、前記複数のペアの第２の入力スイッチが共に前記ラッチ回路の第２のノードの第２の電流を制御するように接続される、
    ラッチ回路。
JP2017045942A 2016-03-11 2017-03-10 マルチプレクサ Active JP6880846B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP16160044.0 2016-03-11
EP16160044.0A EP3217548B1 (en) 2016-03-11 2016-03-11 Multiplexers

Publications (2)

Publication Number Publication Date
JP2017163548A JP2017163548A (ja) 2017-09-14
JP6880846B2 true JP6880846B2 (ja) 2021-06-02

Family

ID=55527447

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017045942A Active JP6880846B2 (ja) 2016-03-11 2017-03-10 マルチプレクサ

Country Status (4)

Country Link
US (1) US10135600B2 (ja)
EP (1) EP3217548B1 (ja)
JP (1) JP6880846B2 (ja)
CN (1) CN107181484B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11061997B2 (en) * 2017-08-03 2021-07-13 Regents Of The University Of Minnesota Dynamic functional obfuscation
EP3457567B1 (en) 2017-09-15 2020-11-25 Socionext Inc. Phase alignment
WO2022177414A1 (ko) 2021-02-22 2022-08-25 (주)에이유플렉스 플렉서블 디스플레이패널의 하부 보호용 메탈플레이트 구조

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914322A (en) * 1988-12-16 1990-04-03 Advanced Micro Devices, Inc. Polarity option control logic for use with a register of a programmable logic array macrocell
JPH03121726U (ja) * 1990-03-27 1991-12-12
JPH06224703A (ja) * 1991-10-03 1994-08-12 Nec Corp 半導体集積回路
US6525565B2 (en) * 2001-01-12 2003-02-25 Xilinx, Inc. Double data rate flip-flop
US6603704B2 (en) * 2001-09-26 2003-08-05 Micron Technology, Inc. Reduced current address selection circuit and method
US6861888B2 (en) * 2002-01-16 2005-03-01 Agilent Technologies, Inc. High-sensitivity differential data latch system
US6747477B2 (en) * 2002-08-13 2004-06-08 Semiconductor Components Industries, L.L.C. Programmable data device and method therefor
US6903579B2 (en) * 2003-06-26 2005-06-07 International Business Machines Corporation Pipelined low-voltage current-mode logic with a switching stack height of one
US20050134355A1 (en) * 2003-12-18 2005-06-23 Masato Maede Level shift circuit
US6930527B1 (en) * 2004-01-30 2005-08-16 Hewlett-Packard Development Company, L.P. Triple redundant latch design with storage node recovery
US20090013874A1 (en) * 2004-02-05 2009-01-15 Koninklijke Philips Electronics N.V. Beverage Making Device
JP4782573B2 (ja) * 2006-01-31 2011-09-28 パナソニック株式会社 データ保持回路、スキャンチェーン回路、半導体集積回路およびそのプロセスばらつき判別方法
JP3121726U (ja) * 2006-03-06 2006-05-25 永裕 莊 焦点調節モジュール
US7436220B2 (en) * 2006-03-31 2008-10-14 Intel Corporation Partially gated mux-latch keeper
US7348806B2 (en) * 2006-08-11 2008-03-25 Via Technologies, Inc. Accelerated N-channel dynamic register
US20080116938A1 (en) * 2006-11-16 2008-05-22 Ngo Hung C Hybrid Keeper Circuit for Dynamic Logic
US7583103B2 (en) * 2007-03-30 2009-09-01 Altera Corporation Configurable time borrowing flip-flops
US7796064B2 (en) * 2008-04-30 2010-09-14 Hynix Semiconductor Inc. Parallel-to-serial converter
US8058901B2 (en) * 2008-09-19 2011-11-15 Qualcomm Incorporated Latch structure, frequency divider, and methods for operating same
ATE543259T1 (de) 2009-01-26 2012-02-15 Fujitsu Semiconductor Ltd Abtastung
JP5315276B2 (ja) * 2010-03-25 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置、フリップフロップの制御方法およびプログラム
TWI478497B (zh) * 2010-07-20 2015-03-21 Via Tech Inc 無時脈狀態回歸骨牌邏輯閘以及相關之積體電路與邏輯運算估算方法
US8791728B2 (en) * 2011-10-18 2014-07-29 International Business Machines Corporation High frequency CMOS programmable divider with large divide ratio
KR20130082303A (ko) * 2012-01-11 2013-07-19 한국전자통신연구원 직렬화기
JP5842720B2 (ja) * 2012-04-19 2016-01-13 株式会社ソシオネクスト 出力回路
US8975949B2 (en) * 2013-03-14 2015-03-10 Samsung Electronics Co., Ltd. Integrated clock gater (ICG) using clock cascode complimentary switch logic
TWI504146B (zh) * 2013-03-22 2015-10-11 Global Unichip Corp 具重置功能的電流型ｄ型拴鎖器及其相關電路
EP2849345B1 (en) 2013-09-12 2020-11-04 Socionext Inc. Circuitry and methods for use in mixed-signal circuitry
US20150229327A1 (en) * 2014-02-12 2015-08-13 Fujitsu Limited Multiplexer
CN105071796A (zh) * 2015-08-10 2015-11-18 天津大学 能够抵抗双节点翻转的时域加固锁存器

Also Published As

Publication number Publication date
CN107181484A (zh) 2017-09-19
JP2017163548A (ja) 2017-09-14
US10135600B2 (en) 2018-11-20
US20170264421A1 (en) 2017-09-14
CN107181484B (zh) 2022-05-10
EP3217548A1 (en) 2017-09-13
EP3217548B1 (en) 2021-05-05

Similar Documents

Publication Publication Date Title
JP6880846B2 (ja) マルチプレクサ
US8564352B2 (en) High-resolution phase interpolators
US8482332B2 (en) Multi-phase clock generator and data transmission lines
CN110061724B (zh) 比较器电路
US6611218B1 (en) Transmitter with multiphase data combiner for parallel to serial data conversion
US9924466B1 (en) Dynamic flip-flop and multiplexer for sub-rate clock data serializer
JP3498069B2 (ja) クロック制御回路および方法
US10425218B2 (en) Phase rotator
CN109672444A (zh) 一种多通道时钟交织的超高速数模转换器
Weiss et al. DC-62 GHz 4-phase 25% duty cycle quadrature clock generator
US7956785B2 (en) Return to zero digital to analog converter and converting method thereof
KR20160079032A (ko) 래치 비교기 회로들 및 방법들
JPWO2009133658A1 (ja) 多信号スイッチ回路、電流スイッチセル回路、ラッチ回路、電流加算型ｄａｃ、及び半導体集積回路、映像機器、通信機器
JP2008153983A (ja) ラッチ回路およびデシリアライザ回路
JP4992947B2 (ja) パラレル−シリアル変換器及びパラレルデータ出力器
KR102624454B1 (ko) 데이터 직렬화 회로
US20040178827A1 (en) Current mode logic (cml) circuit concept for a variable delay element
JP2001285042A (ja) ディジタル遅延補間器の中の負荷の平均一化
JP5632051B2 (ja) 高速シリアルトランスミッタ用のアーキテクチャ
US6593782B2 (en) Static frequency divider with a divider ratio which can be switched over
Krawczyk et al. SiGe HBT serial transmitter architecture for high speed variable bit rate intercomputer networking
US7423455B2 (en) Systems and methods for A 5:1 multiplexer with a one-fifth ratio duty cycle clock
US20130222072A1 (en) Level shifter, oscillator circuit using the same and method
EP2779460B1 (en) Fine timing adjustment method
US6853229B2 (en) Circuit for transforming a single ended signal into a differential mode signal

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210105

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210305

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210406

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210419

R150 Certificate of patent or registration of utility model

Ref document number: 6880846

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150