JP2001285042A - ディジタル遅延補間器の中の負荷の平均一化 - Google Patents
ディジタル遅延補間器の中の負荷の平均一化Info
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- 230000007704 transition Effects 0.000 claims abstract description 46
- 239000000872 buffer Substances 0.000 claims abstract description 32
- 230000003111 delayed effect Effects 0.000 claims description 12
- 230000001934 delay Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 2
- 230000002730 additional effect Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H03K—PULSE TECHNIQUE
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- H03—ELECTRONIC CIRCUITRY
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Abstract
(57)【要約】
【課題】 均一な間隔の遅延を有するディジタル遅延補
間器を提供する。 【解決手段】 第１クロック信号と第２クロック信号を
受け取り、および第１クロック信号の遷移の時刻と第２
クロック信号の遷移の時刻との中間の時刻に遷移を有す
る出力クロック信号を供給する、ディジタル遅延補間器
が得られる。この補間器は、第１の複数個の選択的にイ
ネーブルにされる遅延回路および第２の複数個の選択的
にイネーブルにされる遅延回路を有する。第１の複数個
の遅延回路および第２の複数個の遅延回路の出力は一緒
に接続され、この出力がディジタル遅延補間器の出力を
形成する。これらの遅延回路のおのおのは、第１遅延バ
ッファ素子と、第２遅延バッファ素子と、第１遅延バッ
ファと第２遅延バッファとの共通接続点に予め定められ
た電圧を供給する回路装置とを有する。
間器を提供する。 【解決手段】 第１クロック信号と第２クロック信号を
受け取り、および第１クロック信号の遷移の時刻と第２
クロック信号の遷移の時刻との中間の時刻に遷移を有す
る出力クロック信号を供給する、ディジタル遅延補間器
が得られる。この補間器は、第１の複数個の選択的にイ
ネーブルにされる遅延回路および第２の複数個の選択的
にイネーブルにされる遅延回路を有する。第１の複数個
の遅延回路および第２の複数個の遅延回路の出力は一緒
に接続され、この出力がディジタル遅延補間器の出力を
形成する。これらの遅延回路のおのおのは、第１遅延バ
ッファ素子と、第２遅延バッファ素子と、第１遅延バッ
ファと第２遅延バッファとの共通接続点に予め定められ
た電圧を供給する回路装置とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は３状態可能回路素子
に関する。さらに詳細に言えば、本発明はディジタル遅
延補間器に関する、特に、ディジタル遅延補間器の中で
均一な遅延を発生する装置に関する。
に関する。さらに詳細に言えば、本発明はディジタル遅
延補間器に関する、特に、ディジタル遅延補間器の中で
均一な遅延を発生する装置に関する。
【０００２】
【発明が解決しようとする課題】ディジタル遅延タップ
の加重補間は、分解能をさらによくするために、例えば
遅延ロックド・ループの中で、遅延をさらに細かな遅延
に細分分割するための周知の技術である。図１は、１つ
の典型的な先行技術の遅延チェーン１０を示した図であ
る。遅延チェーン１０は、例えば、リング発振器の一部
分であることができる。遅延チェーン１０は、図に示さ
れているように、直列に接続された４個の素子１２、１
４、１６および１８で作成される。入力信号ＩＮが第１
遅延素子１２の入力に加えられ、そしてこの入力信号Ｉ
Ｎはチェーン１０を下方に伝送される。チェーン１０の
中の素子のおのおのは、入力信号にＴの遅延を与える。
したがって、遅延素子１２の出力の信号は信号ＩＮに対
してＴの遅延を有し、遅延素子１４の出力の信号は信号
ＩＮに対して２Ｔの遅延を有し、遅延素子１６の出力の
信号は信号ＩＮに対して３Ｔの遅延を有し、そして遅延
素子１８の出力の信号は信号ＩＮに対して４Ｔの遅延を
有する。
の加重補間は、分解能をさらによくするために、例えば
遅延ロックド・ループの中で、遅延をさらに細かな遅延
に細分分割するための周知の技術である。図１は、１つ
の典型的な先行技術の遅延チェーン１０を示した図であ
る。遅延チェーン１０は、例えば、リング発振器の一部
分であることができる。遅延チェーン１０は、図に示さ
れているように、直列に接続された４個の素子１２、１
４、１６および１８で作成される。入力信号ＩＮが第１
遅延素子１２の入力に加えられ、そしてこの入力信号Ｉ
Ｎはチェーン１０を下方に伝送される。チェーン１０の
中の素子のおのおのは、入力信号にＴの遅延を与える。
したがって、遅延素子１２の出力の信号は信号ＩＮに対
してＴの遅延を有し、遅延素子１４の出力の信号は信号
ＩＮに対して２Ｔの遅延を有し、遅延素子１６の出力の
信号は信号ＩＮに対して３Ｔの遅延を有し、そして遅延
素子１８の出力の信号は信号ＩＮに対して４Ｔの遅延を
有する。
【０００３】図２は、１つの典型的な先行技術のディジ
タル遅延補間器２０を示した図である。補間器２０は、
２群の遅延素子で形成される。この場合、遅延素子のお
のおのは反転器である。図の左側の第１群は、等しい強
度の４個の遅延素子ｉ１Ｌ、ｉ２Ｌ、ｉ３Ｌおよびｉ４
Ｌで構成される。これらの第１群の遅延素子のおのおの
は、線路２２の信号Ｌを受け取るために接続されたその
入力を有する。一方、第２群は、等しい強度の４個の遅
延素子ｉ１Ｒ、ｉ２Ｒ、ｉ３Ｒおよびｉ４Ｒで構成され
る。これらの第２群の遅延素子のおのおのの入力は、線
路２４に接続されていて信号Ｒを受け取る。これらの遅
延素子のおのおのは、イネーブル信号のそれぞれの差動
対を受け取る。遅延素子ｉ１Ｌおよびｉ１Ｒはイネーブ
ル信号ＥＮ１および
タル遅延補間器２０を示した図である。補間器２０は、
２群の遅延素子で形成される。この場合、遅延素子のお
のおのは反転器である。図の左側の第１群は、等しい強
度の４個の遅延素子ｉ１Ｌ、ｉ２Ｌ、ｉ３Ｌおよびｉ４
Ｌで構成される。これらの第１群の遅延素子のおのおの
は、線路２２の信号Ｌを受け取るために接続されたその
入力を有する。一方、第２群は、等しい強度の４個の遅
延素子ｉ１Ｒ、ｉ２Ｒ、ｉ３Ｒおよびｉ４Ｒで構成され
る。これらの第２群の遅延素子のおのおのの入力は、線
路２４に接続されていて信号Ｒを受け取る。これらの遅
延素子のおのおのは、イネーブル信号のそれぞれの差動
対を受け取る。遅延素子ｉ１Ｌおよびｉ１Ｒはイネーブ
ル信号ＥＮ１および
【外１】 を受け取り、遅延素子ｉ２Ｌおよびｉ２Ｒはイネーブル
信号ＥＮ２および
信号ＥＮ２および
【外２】 を受け取り、遅延素子ｉ３Ｌおよびｉ３Ｒはイネーブル
信号ＥＮ３および
信号ＥＮ３および
【外３】 を受け取り、一方、遅延素子ｉ４Ｌおよびｉ４Ｒは、イ
ネーブル信号ＥＮ４および
ネーブル信号ＥＮ４および
【外４】 を受け取る。信号ＬおよびＲは、例えば、図１の遅延チ
ェーン１０の２つの隣接する遅延素子、例えば遅延素子
１２および遅延素子１４、の出力であることができる。
この考察では、信号Ｒは信号Ｌよりも遅れていると仮定
される。
ェーン１０の２つの隣接する遅延素子、例えば遅延素子
１２および遅延素子１４、の出力であることができる。
この考察では、信号Ｒは信号Ｌよりも遅れていると仮定
される。
【０００４】遅延補間器２０は、その遅延素子のどれを
イネーブルするために選定するかに応じて、すなわち、
それらに関連するイネーブル信号のいずれがＯＮである
かに応じて、信号Ｌまたは信号Ｒのタイミングによりそ
の出力信号ＯＵＴのタイミングを多量にまたは少量に増
分的に制御するように機能する。したがって、補間器２
０を通しての遅延を例えば４個のＴ／４の遅延に細分分
割することができ、そしてそれにより、例えば図１の遅
延チェーン１０と共に用いられる時、細分された階調の
遅延が得られる。補間器２０の中の遅延素子は３状態可
能反転器であり、そして任意に与えられた時刻におい
て、８個の反転器からの４個がＯＮである、すなわちイ
ネーブルである。Ｌ信号（ｉ１Ｌ、ｉ２Ｌ、ｉ３Ｌおよ
びｉ４Ｌ）を受け取る４個の反転器のすべてがＯＮであ
る時、最小の遅延が達成される。次に大きな遅延は、Ｌ
を受け取る３個の反転器とＲを受け取る１個の反転器が
ＯＮである時に達成される。さらに次に大きな遅延は、
Ｌを受け取る２個の反転器とＲを受け取る２個の反転器
がＯＮである時に達成される。なお次に大きな遅延は、
Ｌを受け取る１個の反転器とＲを受け取る３個の反転器
がＯＮである時に達成される。最大の遅延は、Ｒを受け
取る４個の反転器（ｉ１Ｒ、ｉ２Ｒ、ｉ３Ｒおよびｉ４
Ｒ）がすべてＯＮである時に達成される。
イネーブルするために選定するかに応じて、すなわち、
それらに関連するイネーブル信号のいずれがＯＮである
かに応じて、信号Ｌまたは信号Ｒのタイミングによりそ
の出力信号ＯＵＴのタイミングを多量にまたは少量に増
分的に制御するように機能する。したがって、補間器２
０を通しての遅延を例えば４個のＴ／４の遅延に細分分
割することができ、そしてそれにより、例えば図１の遅
延チェーン１０と共に用いられる時、細分された階調の
遅延が得られる。補間器２０の中の遅延素子は３状態可
能反転器であり、そして任意に与えられた時刻におい
て、８個の反転器からの４個がＯＮである、すなわちイ
ネーブルである。Ｌ信号（ｉ１Ｌ、ｉ２Ｌ、ｉ３Ｌおよ
びｉ４Ｌ）を受け取る４個の反転器のすべてがＯＮであ
る時、最小の遅延が達成される。次に大きな遅延は、Ｌ
を受け取る３個の反転器とＲを受け取る１個の反転器が
ＯＮである時に達成される。さらに次に大きな遅延は、
Ｌを受け取る２個の反転器とＲを受け取る２個の反転器
がＯＮである時に達成される。なお次に大きな遅延は、
Ｌを受け取る１個の反転器とＲを受け取る３個の反転器
がＯＮである時に達成される。最大の遅延は、Ｒを受け
取る４個の反転器（ｉ１Ｒ、ｉ２Ｒ、ｉ３Ｒおよびｉ４
Ｒ）がすべてＯＮである時に達成される。
【０００５】ここで、図１から２Ｔだけ遅延した信号、
すなわち遅延素子１４の出力、が信号Ｌであるように選
定することにより、および図１から３Ｔだけ遅延した信
号、すなわち遅延素子１６の出力、が信号Ｒであるよう
に選定することにより、２Ｔの遅延と３Ｔの遅延との間
に補間がされるべきであると仮定する。出力を駆動する
４個のすべての３状態可能反転器による固有の遅延がｔ
であると仮定する。Ｌ遅延素子ｉ１Ｌ、ｉ２Ｌ、ｉ３Ｌ
およびｉ４ＬのすべてがＯＮである（残りの遅延素子は
ＯＦＦである）時、補間器２０を通しての遅延は２Ｔ＋
０＋ｔに等しい。遅延素子ｉ１Ｒ、ｉ２Ｒ、ｉ３Ｒおよ
びｉ４ＲがＯＮである時、補間器２０を通しての遅延は
２Ｔ＋Ｔ／４＋ｔに等しい。遅延素子ｉ１Ｒ、ｉ２Ｒ、
ｉ３Ｌおよびｉ４ＬがＯＮである時、補間器２０を通し
ての遅延は２Ｔ＋２Ｔ／４＋ｔに等しい。同様に、遅延
素子ｉ１Ｒ、ｉ２Ｒ、ｉ３Ｒおよびｉ４ＲがＯＮである
時、補間器２０を通しての遅延は２Ｔ＋４Ｔ／４＋ｔ、
すなわち３Ｔ＋ｔ、に等しい。
すなわち遅延素子１４の出力、が信号Ｌであるように選
定することにより、および図１から３Ｔだけ遅延した信
号、すなわち遅延素子１６の出力、が信号Ｒであるよう
に選定することにより、２Ｔの遅延と３Ｔの遅延との間
に補間がされるべきであると仮定する。出力を駆動する
４個のすべての３状態可能反転器による固有の遅延がｔ
であると仮定する。Ｌ遅延素子ｉ１Ｌ、ｉ２Ｌ、ｉ３Ｌ
およびｉ４ＬのすべてがＯＮである（残りの遅延素子は
ＯＦＦである）時、補間器２０を通しての遅延は２Ｔ＋
０＋ｔに等しい。遅延素子ｉ１Ｒ、ｉ２Ｒ、ｉ３Ｒおよ
びｉ４ＲがＯＮである時、補間器２０を通しての遅延は
２Ｔ＋Ｔ／４＋ｔに等しい。遅延素子ｉ１Ｒ、ｉ２Ｒ、
ｉ３Ｌおよびｉ４ＬがＯＮである時、補間器２０を通し
ての遅延は２Ｔ＋２Ｔ／４＋ｔに等しい。同様に、遅延
素子ｉ１Ｒ、ｉ２Ｒ、ｉ３Ｒおよびｉ４ＲがＯＮである
時、補間器２０を通しての遅延は２Ｔ＋４Ｔ／４＋ｔ、
すなわち３Ｔ＋ｔ、に等しい。
【０００６】けれども、前記で表された遅延は理論的な
遅延である。実際には、これらの遅延は前記で表された
遅延よりも大幅に小さく、そしてこれらの遅延は選定さ
れた遅延に応じて変動する。その理由は、３状態可能反
転器が補間された出力ＯＵＴに静電容量を生ずるという
この３状態可能反転器の中の寄生静電容量のためであ
り、および出力ＯＵＴにおける静電容量性負荷がすべて
の場合に同じではないからである。
遅延である。実際には、これらの遅延は前記で表された
遅延よりも大幅に小さく、そしてこれらの遅延は選定さ
れた遅延に応じて変動する。その理由は、３状態可能反
転器が補間された出力ＯＵＴに静電容量を生ずるという
この３状態可能反転器の中の寄生静電容量のためであ
り、および出力ＯＵＴにおける静電容量性負荷がすべて
の場合に同じではないからである。
【０００７】補間器２０の中の任意の与えられた３状態
可能反転器の出力における静電容量は、３状態可能反転
器がＯＦＦ状態にある時でも、その入力の電圧に応じて
変化する。図３は、これらの反転器の１つの回路図であ
る。これらの反転器のおのおのは同じ構成を有してい
る。反転器の出力における静電容量は、図から分かるよ
うに、ＰＭＯＳトランジスタ３０およびＮＭＯＳトラン
ジスタ３２のゲート・ドレイン間の静電容量、すなわち
それぞれＣgdp およびＣgdn と、ＰＭＯＳトランジスタ
３０およびＮＭＯＳトランジスタ３２のバックゲート・
ドレイン間の静電容量、すなわちそれぞれＣbdp および
Ｃbdn との和である。通常は、もし入力信号ＩＮがＨＩ
ＧＨであるならば、Ｃgdn およびＣbdn に対する値はま
た高レベルであり、一方、もしＩＮが低レベルであるな
らば、Ｃgdp およびＣbdp に対する値は高レベルであ
り、その結果、このような場合にこの回路の出力に比較
的に大きな静電容量性の負荷が生ずる。けれども、もし
ＩＮが中間電源（ｍｉｄ−ｓｕｐｐｌｙ）の近傍にある
ならば、ＰＭＯＳトランジスタ３０とＮＭＯＳトランジ
スタ３２との両方からの静電容量への寄与はほぼ等し
く、そして総計の静電容量は低レベルである。したがっ
て、この回路の出力における静電容量性の負荷はこの場
合には小さい。付加的な１つの効果は、入力信号ＩＮの
すべての立上り遷移または立下り遷移はＣgdp およびＣ
gdn を通して出力に結合し、そして出力に影響する。
可能反転器の出力における静電容量は、３状態可能反転
器がＯＦＦ状態にある時でも、その入力の電圧に応じて
変化する。図３は、これらの反転器の１つの回路図であ
る。これらの反転器のおのおのは同じ構成を有してい
る。反転器の出力における静電容量は、図から分かるよ
うに、ＰＭＯＳトランジスタ３０およびＮＭＯＳトラン
ジスタ３２のゲート・ドレイン間の静電容量、すなわち
それぞれＣgdp およびＣgdn と、ＰＭＯＳトランジスタ
３０およびＮＭＯＳトランジスタ３２のバックゲート・
ドレイン間の静電容量、すなわちそれぞれＣbdp および
Ｃbdn との和である。通常は、もし入力信号ＩＮがＨＩ
ＧＨであるならば、Ｃgdn およびＣbdn に対する値はま
た高レベルであり、一方、もしＩＮが低レベルであるな
らば、Ｃgdp およびＣbdp に対する値は高レベルであ
り、その結果、このような場合にこの回路の出力に比較
的に大きな静電容量性の負荷が生ずる。けれども、もし
ＩＮが中間電源（ｍｉｄ−ｓｕｐｐｌｙ）の近傍にある
ならば、ＰＭＯＳトランジスタ３０とＮＭＯＳトランジ
スタ３２との両方からの静電容量への寄与はほぼ等し
く、そして総計の静電容量は低レベルである。したがっ
て、この回路の出力における静電容量性の負荷はこの場
合には小さい。付加的な１つの効果は、入力信号ＩＮの
すべての立上り遷移または立下り遷移はＣgdp およびＣ
gdn を通して出力に結合し、そして出力に影響する。
【０００８】これらの効果のために、補間された遅延は
前記で表された理想的な大きさから変化する。このこと
をさらに説明するために、図４を参照する。この図は信
号の図であって、横軸は時間を表しそして縦軸は電圧を
表す。この図において、図２の補間器２０の出力に現れ
る１０個の信号が重ね合わされている。このような信号
のおのおのは、遷移３４、３６、３８、４０、４２など
に示されているように、順次に大きな遅延を有してい
る。最初に、最初の５個の遷移を説明するのに信号Ｌは
遅延素子１４の出力であり、一方、信号Ｒは遅延素子１
６の出力であると仮定される。そして第５遷移の後、次
の５個の遷移を説明するのに信号Ｌは遅延素子１６の出
力であり、一方、信号Ｒは遅延素子１８の出力であると
仮定される。
前記で表された理想的な大きさから変化する。このこと
をさらに説明するために、図４を参照する。この図は信
号の図であって、横軸は時間を表しそして縦軸は電圧を
表す。この図において、図２の補間器２０の出力に現れ
る１０個の信号が重ね合わされている。このような信号
のおのおのは、遷移３４、３６、３８、４０、４２など
に示されているように、順次に大きな遅延を有してい
る。最初に、最初の５個の遷移を説明するのに信号Ｌは
遅延素子１４の出力であり、一方、信号Ｒは遅延素子１
６の出力であると仮定される。そして第５遷移の後、次
の５個の遷移を説明するのに信号Ｌは遅延素子１６の出
力であり、一方、信号Ｒは遅延素子１８の出力であると
仮定される。
【０００９】図４の遷移３４を考える。３状態反転器ｉ
１Ｌ、ｉ２Ｌ、ｉ３Ｌおよびｉ４Ｌによって遅延された
遷移は、この遅延を有する。この遷移の期間中、信号Ｒ
はＨＩＧＨであり、したがって、３状態反転器ｉ１Ｒ、
ｉ２Ｒ、ｉ３Ｒおよびｉ４Ｒによる静電容量性の負荷は
最大である。補間器２０を通しての対応する遅延は、同
様に最大である。
１Ｌ、ｉ２Ｌ、ｉ３Ｌおよびｉ４Ｌによって遅延された
遷移は、この遅延を有する。この遷移の期間中、信号Ｒ
はＨＩＧＨであり、したがって、３状態反転器ｉ１Ｒ、
ｉ２Ｒ、ｉ３Ｒおよびｉ４Ｒによる静電容量性の負荷は
最大である。補間器２０を通しての対応する遅延は、同
様に最大である。
【００１０】けれども、遷移４２を考える。３状態反転
器ｉ１Ｒ、ｉ２Ｒ、ｉ３Ｒおよびｉ４Ｒによって遅延さ
れた遷移は、この遅延を有する。この遷移の期間中、信
号Ｌは遷移を完了しており、したがって、３状態反転器
ｉ１Ｌ、ｉ２Ｌ、ｉ３Ｌおよびｉ４Ｌによって提供され
る静電容量性の実効負荷は、前記の場合の静電容量性の
負荷の中の負荷よりもはるかに小さい。補間器２０を通
しての対応する遅延は、同様に最小である。中間の遷移
３６、３８および４０に対して同じ考察を適用して、そ
れぞれ、負荷静電容量が減少し、および対応して遅延が
減少する。遷移が減少する方向に遅延するように遅延を
圧縮することにより、このことは遅延補間の中に「デッ
ド・ゾーン」を生ずる。粗い遅延信号の次の対に対して
転換が起こる場合、例えば遷移４２と遷移４４との間
に、このデッド・ゾーンが見られる。したがって、規則
正しい間隔の遷移が要求される場合、例えばジッタの小
さな非常にきれいなクロックが要求される遅延ロックド
・ループの中で、この方式は使用可能ではないことが分
かる。
器ｉ１Ｒ、ｉ２Ｒ、ｉ３Ｒおよびｉ４Ｒによって遅延さ
れた遷移は、この遅延を有する。この遷移の期間中、信
号Ｌは遷移を完了しており、したがって、３状態反転器
ｉ１Ｌ、ｉ２Ｌ、ｉ３Ｌおよびｉ４Ｌによって提供され
る静電容量性の実効負荷は、前記の場合の静電容量性の
負荷の中の負荷よりもはるかに小さい。補間器２０を通
しての対応する遅延は、同様に最小である。中間の遷移
３６、３８および４０に対して同じ考察を適用して、そ
れぞれ、負荷静電容量が減少し、および対応して遅延が
減少する。遷移が減少する方向に遅延するように遅延を
圧縮することにより、このことは遅延補間の中に「デッ
ド・ゾーン」を生ずる。粗い遅延信号の次の対に対して
転換が起こる場合、例えば遷移４２と遷移４４との間
に、このデッド・ゾーンが見られる。したがって、規則
正しい間隔の遷移が要求される場合、例えばジッタの小
さな非常にきれいなクロックが要求される遅延ロックド
・ループの中で、この方式は使用可能ではないことが分
かる。
【００１１】
【課題を解決するための手段】本発明により、間隔が均
一な遅延を有する改良されたディジタル遅延補間器が得
られる。本発明に従い、第２クロック信号が第１クロッ
ク信号の遷移の時刻に対して遅延した時刻に遷移を有す
るとして、前記第１クロック信号および前記第２クロッ
ク信号を受け取るのに適合し、および前記第１クロック
信号の前記遷移の時刻と前記第２クロック信号の前記遷
移の時刻との中間の時刻に遷移を有する出力クロック信
号を得るのに適合した、ディジタル遅延補間器が得られ
る。前記補間器は、第１の複数個の選択的にイネーブル
にされる遅延回路と、第２の複数個の選択的にイネーブ
ルにされる遅延回路とを有する。前記第１の複数個の遅
延回路は前記第１クロック信号を受け取るのに適合して
いる入力ポートを有し、および前記第２の複数個の遅延
回路は前記第２クロック信号を受け取るのに適合してい
る入力ポートを有する。前記第１の複数個の遅延回路お
よび前記第２の複数個の遅延回路は一緒に接続された出
力を有し、この出力はディジタル遅延補間器の出力を形
成する。これらの遅延回路のおのおのは、前記第１クロ
ック信号および前記第２クロック信号の１つを受け取る
のに適合しそしてイネーブル信号によってイネーブルに
される第１遅延バッファ素子と、前記第１遅延バッファ
の出力に接続されそしてイネーブル信号によってイネー
ブルにされる第２遅延バッファ素子と、前記第１遅延バ
ッファと前記第２遅延バッファとがイネーブルにされな
い時に前記第１遅延バッファと前記第２遅延バッファと
の共通接続点に予め定められた電圧を供給するための回
路装置とを有する。
一な遅延を有する改良されたディジタル遅延補間器が得
られる。本発明に従い、第２クロック信号が第１クロッ
ク信号の遷移の時刻に対して遅延した時刻に遷移を有す
るとして、前記第１クロック信号および前記第２クロッ
ク信号を受け取るのに適合し、および前記第１クロック
信号の前記遷移の時刻と前記第２クロック信号の前記遷
移の時刻との中間の時刻に遷移を有する出力クロック信
号を得るのに適合した、ディジタル遅延補間器が得られ
る。前記補間器は、第１の複数個の選択的にイネーブル
にされる遅延回路と、第２の複数個の選択的にイネーブ
ルにされる遅延回路とを有する。前記第１の複数個の遅
延回路は前記第１クロック信号を受け取るのに適合して
いる入力ポートを有し、および前記第２の複数個の遅延
回路は前記第２クロック信号を受け取るのに適合してい
る入力ポートを有する。前記第１の複数個の遅延回路お
よび前記第２の複数個の遅延回路は一緒に接続された出
力を有し、この出力はディジタル遅延補間器の出力を形
成する。これらの遅延回路のおのおのは、前記第１クロ
ック信号および前記第２クロック信号の１つを受け取る
のに適合しそしてイネーブル信号によってイネーブルに
される第１遅延バッファ素子と、前記第１遅延バッファ
の出力に接続されそしてイネーブル信号によってイネー
ブルにされる第２遅延バッファ素子と、前記第１遅延バ
ッファと前記第２遅延バッファとがイネーブルにされな
い時に前記第１遅延バッファと前記第２遅延バッファと
の共通接続点に予め定められた電圧を供給するための回
路装置とを有する。
【００１２】本発明のまた別の特徴に従い、アースに接
続された電源によって電力が供給されおよび電源電圧を
有する３状態可能素子回路が得られる。入力ポートと、
出力ポートと、３状態制御ポートとを有する第１の３状
態可能回路素子と、前記第１の３状態可能回路素子の前
記出力ポートに接続された入力ポートと、出力ポート
と、３状態制御ポートとを有する第２の３状態可能回路
素子とが備えられる。前記第１の３状態可能回路素子の
出力と前記第２の３状態可能回路素子の入力との共通接
続点と、電源電圧とアースとの中間の大きさを有しそし
てイネーブル信号がＯＦＦである時にＯＮ状態にスイッ
チされるのに適合した電圧源と、の間に結合されたスイ
ッチがまた備えられる。
続された電源によって電力が供給されおよび電源電圧を
有する３状態可能素子回路が得られる。入力ポートと、
出力ポートと、３状態制御ポートとを有する第１の３状
態可能回路素子と、前記第１の３状態可能回路素子の前
記出力ポートに接続された入力ポートと、出力ポート
と、３状態制御ポートとを有する第２の３状態可能回路
素子とが備えられる。前記第１の３状態可能回路素子の
出力と前記第２の３状態可能回路素子の入力との共通接
続点と、電源電圧とアースとの中間の大きさを有しそし
てイネーブル信号がＯＦＦである時にＯＮ状態にスイッ
チされるのに適合した電圧源と、の間に結合されたスイ
ッチがまた備えられる。
【００１３】添付図面を参照しての下記の詳細な説明に
より、本発明のこれらおよびその他の特徴を当業者が理
解することは容易であるであろう。
より、本発明のこれらおよびその他の特徴を当業者が理
解することは容易であるであろう。
【００１４】
【発明の実施の形態】図５および図６は、本発明の好ま
しい実施例のディジタル遅延補間器を示した図である。
この実施例では、遅延回路の中の前記で説明した３状態
反転器のおのおのを駆動するのに、また別の３状態反転
器が用いられる。図５には、図２の反転器ｉ１Ｌおよび
ｉ１Ｒに対応する、このような遅延回路の１つの「対」
５０が示されている。図６に示されているように、図２
の３状態反転器のの対と同様の方式で相互に接続され
た、図５の遅延回路と同様な遅延回路の他の対もまたこ
の実施例の一部分であることが理解されるであろう。こ
こで図６では、遅延回路の３個の他の対６０、７０およ
び８０が示されており、これらのすべてはこの実施例の
ディジタル遅延補間器１００を構成する。遅延回路のこ
のような他の対６０、７０および８０のおのおのは、遅
延回路の対５０と同じ構成であることも分かるであろ
う。
しい実施例のディジタル遅延補間器を示した図である。
この実施例では、遅延回路の中の前記で説明した３状態
反転器のおのおのを駆動するのに、また別の３状態反転
器が用いられる。図５には、図２の反転器ｉ１Ｌおよび
ｉ１Ｒに対応する、このような遅延回路の１つの「対」
５０が示されている。図６に示されているように、図２
の３状態反転器のの対と同様の方式で相互に接続され
た、図５の遅延回路と同様な遅延回路の他の対もまたこ
の実施例の一部分であることが理解されるであろう。こ
こで図６では、遅延回路の３個の他の対６０、７０およ
び８０が示されており、これらのすべてはこの実施例の
ディジタル遅延補間器１００を構成する。遅延回路のこ
のような他の対６０、７０および８０のおのおのは、遅
延回路の対５０と同じ構成であることも分かるであろ
う。
【００１５】図５を再び参照するならば、（図２の３状
態反転器ｉ１Ｌに対応する）主３状態反転器ｉ１Ｌ′
は、この場合にはまた別の３状態反転器５２により駆動
される。ここで、主３状態反転器ｉ１Ｌ′は補間器の一
部分を構成し、そして主３状態反転器ｉ１Ｌ′の出力は
この補間器の出力に寄与する。そして３状態反転器５２
の入力は、信号Ｌを受け取る。同様に、３状態反転器ｉ
１Ｒ′はここではまた別の３状態反転器５４により駆動
される。ここで、３状態反転器ｉ１Ｒ′は補間器の一部
分を構成し、そして３状態反転器ｉ１Ｒ′の出力はこの
補間器の出力ＯＵＴに寄与する。そして３状態反転器５
４の入力は、信号Ｒを受け取る。「左」の反転器５２と
ｉ１Ｌ′との両方は、それらの反転３状態制御入力およ
び非反転３状態制御入力に、それぞれ、差動のイネーブ
ル信号ＥＮ１およびＥＮ１を受け取る。同様に、「右」
の反転器５４とｉ１Ｒ′との両方は、それらの反転３状
態制御入力および非反転３状態制御入力に、それぞれ、
差動のイネーブル信号
態反転器ｉ１Ｌに対応する）主３状態反転器ｉ１Ｌ′
は、この場合にはまた別の３状態反転器５２により駆動
される。ここで、主３状態反転器ｉ１Ｌ′は補間器の一
部分を構成し、そして主３状態反転器ｉ１Ｌ′の出力は
この補間器の出力に寄与する。そして３状態反転器５２
の入力は、信号Ｌを受け取る。同様に、３状態反転器ｉ
１Ｒ′はここではまた別の３状態反転器５４により駆動
される。ここで、３状態反転器ｉ１Ｒ′は補間器の一部
分を構成し、そして３状態反転器ｉ１Ｒ′の出力はこの
補間器の出力ＯＵＴに寄与する。そして３状態反転器５
４の入力は、信号Ｒを受け取る。「左」の反転器５２と
ｉ１Ｌ′との両方は、それらの反転３状態制御入力およ
び非反転３状態制御入力に、それぞれ、差動のイネーブ
ル信号ＥＮ１およびＥＮ１を受け取る。同様に、「右」
の反転器５４とｉ１Ｒ′との両方は、それらの反転３状
態制御入力および非反転３状態制御入力に、それぞれ、
差動のイネーブル信号
【外５】 およびＥＮ１を受け取る。信号
【外６】 はまた、ＮＭＯＳトランジスタ５６のゲートに接続され
る。トランジスタ５６のソースは反転器５２の出力に接
続される。反転器５２の出力はまた、反転器ｉ１Ｌ′の
入力に接続される。トランジスタ５６のドレインは、基
準電圧ＶMID に接続される。基準電圧ＶMID は、電源電
圧のレベルの中間の近くにある。同様に、信号ＥＮ１は
また、ＮＭＯＳトランジスタ５８のゲートに接続され
る。トランジスタ５８のソースは反転器５４の出力に接
続される。反転器５４の出力はまた、反転器ｉ１Ｒ′の
入力に接続される。トランジスタ５８のドレインは、基
準電圧ＶMID に接続される。
る。トランジスタ５６のソースは反転器５２の出力に接
続される。反転器５２の出力はまた、反転器ｉ１Ｌ′の
入力に接続される。トランジスタ５６のドレインは、基
準電圧ＶMID に接続される。基準電圧ＶMID は、電源電
圧のレベルの中間の近くにある。同様に、信号ＥＮ１は
また、ＮＭＯＳトランジスタ５８のゲートに接続され
る。トランジスタ５８のソースは反転器５４の出力に接
続される。反転器５４の出力はまた、反転器ｉ１Ｒ′の
入力に接続される。トランジスタ５８のドレインは、基
準電圧ＶMID に接続される。
【００１６】ＮＭＯＳトランジスタ５６および５８はス
イッチとして機能し、それにより、ディスエーブルにさ
れる関連する反転器ｉ１Ｌ′およびｉ１Ｒ′のそれぞれ
の出力における実効静電容量が常に同じであるり、そし
て反転器がＬ側またはＲ側のいずれに属するかには無関
係である、ことが確実に得られる。このことは、遅延の
組合わせには無関係に、補間器の出力ＯＵＴにおいて、
ＯＦＦ状態にある反転器により一定でそして最適の静電
容量性の負荷を維持する。最終の３状態反転器（例え
ば、ｉ１Ｌ′）を駆動する３状態反転器（例えば、５
２）に対してこのスイッチにより提供される静電容量を
小さくするために、ＣＭＯＳスイッチ構成体を用いるよ
りはむしろ、ＮＭＯＳスイッチがこの実施例において用
いられる。完全なＣＭＯＳスイッチではなくＮＭＯＳス
イッチが用いられるから、ＮＭＯＳスイッチにより提供
される抵抗を小さくするために、ＶMID 基準電圧は中間
の電源電圧よりも低く保たれ、そしてそれによりスイッ
チング速度が増大する。
イッチとして機能し、それにより、ディスエーブルにさ
れる関連する反転器ｉ１Ｌ′およびｉ１Ｒ′のそれぞれ
の出力における実効静電容量が常に同じであるり、そし
て反転器がＬ側またはＲ側のいずれに属するかには無関
係である、ことが確実に得られる。このことは、遅延の
組合わせには無関係に、補間器の出力ＯＵＴにおいて、
ＯＦＦ状態にある反転器により一定でそして最適の静電
容量性の負荷を維持する。最終の３状態反転器（例え
ば、ｉ１Ｌ′）を駆動する３状態反転器（例えば、５
２）に対してこのスイッチにより提供される静電容量を
小さくするために、ＣＭＯＳスイッチ構成体を用いるよ
りはむしろ、ＮＭＯＳスイッチがこの実施例において用
いられる。完全なＣＭＯＳスイッチではなくＮＭＯＳス
イッチが用いられるから、ＮＭＯＳスイッチにより提供
される抵抗を小さくするために、ＶMID 基準電圧は中間
の電源電圧よりも低く保たれ、そしてそれによりスイッ
チング速度が増大する。
【００１７】本発明によるこの新規な構成の結果は、図
７に示されているように、粗い範囲のＴ遅延の細分分割
遅延の均一な分布である。図７は図４と同様の図である
が、しかし図５のように構成された補間器の出力に現れ
るのと同じ信号を示している。実際にそうであるべきで
あるように、第５遅延出力信号と第６遅延出力信号との
間の遷移が９０において重なっていること、およびデッ
ド・ゾーンが存在しないことに注目されたい。第５遷移
は、遅延２Ｔおよび３Ｔを有する粗い範囲の信号（すな
わち、図１のそれぞれ反転器１４および１６の出力）が
それぞれ信号ＬおよびＲであるスイッチングを反転器ｉ
１Ｒ、ｉ２Ｒ、ｉ３Ｒおよびｉ４Ｒが行う結果である。
第６遷移は、遅延３Ｔおよび４Ｔを有する粗い範囲の信
号（すなわち、図１のそれぞれ反転器１６および１８の
出力）がそれぞれ信号ＬおよびＲであるスイッチングを
反転器ｉ１Ｌ、ｉ２Ｌ、ｉ３Ｌおよびｉ４Ｌが行う結果
である。反転器の入力に対してＶMID を用いることは、
反転器の大きな電流の状態に影響を与えないことに注目
されたい。その理由は、ＶMID 電圧は、それがディスエ
ーブルである時にのみ反転器に加えられるが、しかしそ
れがエーブルである時には加えられないからである。
７に示されているように、粗い範囲のＴ遅延の細分分割
遅延の均一な分布である。図７は図４と同様の図である
が、しかし図５のように構成された補間器の出力に現れ
るのと同じ信号を示している。実際にそうであるべきで
あるように、第５遅延出力信号と第６遅延出力信号との
間の遷移が９０において重なっていること、およびデッ
ド・ゾーンが存在しないことに注目されたい。第５遷移
は、遅延２Ｔおよび３Ｔを有する粗い範囲の信号（すな
わち、図１のそれぞれ反転器１４および１６の出力）が
それぞれ信号ＬおよびＲであるスイッチングを反転器ｉ
１Ｒ、ｉ２Ｒ、ｉ３Ｒおよびｉ４Ｒが行う結果である。
第６遷移は、遅延３Ｔおよび４Ｔを有する粗い範囲の信
号（すなわち、図１のそれぞれ反転器１６および１８の
出力）がそれぞれ信号ＬおよびＲであるスイッチングを
反転器ｉ１Ｌ、ｉ２Ｌ、ｉ３Ｌおよびｉ４Ｌが行う結果
である。反転器の入力に対してＶMID を用いることは、
反転器の大きな電流の状態に影響を与えないことに注目
されたい。その理由は、ＶMID 電圧は、それがディスエ
ーブルである時にのみ反転器に加えられるが、しかしそ
れがエーブルである時には加えられないからである。
【００１８】ＶMID 電圧は、図８に示されたＭＯＳダイ
オードのチェーンを用いて発生することができる。図８
に示されたＭＯＳダイオードのチェーンは、ＰＭＯＳト
ランジスタ９２、９４および９６で構成される。これら
のＰＭＯＳトランジスタは、それらのゲートとドレイン
が一緒に接続されることによりダイオードとして構成さ
れ、そして図に示されているように、電源電圧ＶCCとア
ースとの間に直列に接続される。電圧ＶMID は、トラン
ジスタ９４のドレインとトランジスタ９６のソースとの
共通接続点から取られ、そしてトランジスタ９６のゲー
トおよびドレインはアースに接続される。
オードのチェーンを用いて発生することができる。図８
に示されたＭＯＳダイオードのチェーンは、ＰＭＯＳト
ランジスタ９２、９４および９６で構成される。これら
のＰＭＯＳトランジスタは、それらのゲートとドレイン
が一緒に接続されることによりダイオードとして構成さ
れ、そして図に示されているように、電源電圧ＶCCとア
ースとの間に直列に接続される。電圧ＶMID は、トラン
ジスタ９４のドレインとトランジスタ９６のソースとの
共通接続点から取られ、そしてトランジスタ９６のゲー
トおよびドレインはアースに接続される。
【００１９】この好ましい実施例は、クロック生成に用
いることができ、および高特性のディジタル補間器が要
求される他の応用に用いることができる。
いることができ、および高特性のディジタル補間器が要
求される他の応用に用いることができる。
【００２０】本発明およびその利点が詳細に説明された
が、特許請求の範囲に定められた本発明の範囲内におい
て、種々の変更、置換えおよび改変が可能であることが
理解されなければならない。例えば、４個の細分分割遅
延を生ずるために４段階の遅延との関連で好ましい実施
例が説明されたが、本発明はそれに限定されるわけでは
ない。任意の数の細分分割を得ることができる。それに
加えて、他の回路および他の方法を用いて、前記で説明
したよりも中間の範囲の電圧ＶMID を発生することがで
きる。さらに、好ましい実施例において３状態反転器が
遅延素子として用いられたが、他の３状態遅延素子をも
用いることができる。このような変更実施例はすべて、
本発明の範囲内に包含されると考えられる。本発明の範
囲は、添付された請求項によってのみ定められる。
が、特許請求の範囲に定められた本発明の範囲内におい
て、種々の変更、置換えおよび改変が可能であることが
理解されなければならない。例えば、４個の細分分割遅
延を生ずるために４段階の遅延との関連で好ましい実施
例が説明されたが、本発明はそれに限定されるわけでは
ない。任意の数の細分分割を得ることができる。それに
加えて、他の回路および他の方法を用いて、前記で説明
したよりも中間の範囲の電圧ＶMID を発生することがで
きる。さらに、好ましい実施例において３状態反転器が
遅延素子として用いられたが、他の３状態遅延素子をも
用いることができる。このような変更実施例はすべて、
本発明の範囲内に包含されると考えられる。本発明の範
囲は、添付された請求項によってのみ定められる。
【００２１】以上の説明に関して更に以下の項を開示す
る。 （１） 第２クロック信号が第１クロック信号の遷移の
時刻に関して遅延した時刻に遷移を有するとして、前記
第１クロック信号と前記第２クロック信号とを受け取
り、および前記第１クロック信号の前記遷移の時刻と前
記第２クロック信号の前記遷移の時刻との中間の時刻に
遷移を有する出力クロック信号を供給する、ディジタル
遅延補間器であって、第１の複数個の選択的にイネーブ
ルにされる遅延回路および第２の複数個の選択的にイネ
ーブルにされる遅延回路において、前記第１の複数個の
遅延回路が前記第１クロック信号を受け取る入力ポート
を有し、および前記第２の複数個の遅延回路が前記第２
クロック信号を受け取る入力ポートを有し、および前記
第１の複数個の遅延回路および前記第２の複数個の遅延
回路が共通に接続された出力を有しそれにより前記ディ
ジタル遅延補間器の出力が形成される、前記第１の複数
個の選択的にイネーブルにされる遅延回路および前記第
２の複数個の選択的にイネーブルにされる遅延回路を有
し、前記遅延回路のおのおのが前記第１クロック信号お
よび前記第２クロック信号の１つを受け取りおよびイネ
ーブル信号によりイネーブルにされる第１遅延バッファ
素子と、前記第１遅延バッファの出力に接続されおよび
前記イネーブル信号によりイネーブルにされる第２遅延
バッファ素子と、前記第１遅延バッファおよび前記第２
遅延バッファがイネーブルにされない時に前記第１遅延
バッファと前記第２遅延バッファとの共通接続点に予め
定められた電圧を供給する回路装置と、を備えた、前記
ディジタル遅延補間器。
る。 （１） 第２クロック信号が第１クロック信号の遷移の
時刻に関して遅延した時刻に遷移を有するとして、前記
第１クロック信号と前記第２クロック信号とを受け取
り、および前記第１クロック信号の前記遷移の時刻と前
記第２クロック信号の前記遷移の時刻との中間の時刻に
遷移を有する出力クロック信号を供給する、ディジタル
遅延補間器であって、第１の複数個の選択的にイネーブ
ルにされる遅延回路および第２の複数個の選択的にイネ
ーブルにされる遅延回路において、前記第１の複数個の
遅延回路が前記第１クロック信号を受け取る入力ポート
を有し、および前記第２の複数個の遅延回路が前記第２
クロック信号を受け取る入力ポートを有し、および前記
第１の複数個の遅延回路および前記第２の複数個の遅延
回路が共通に接続された出力を有しそれにより前記ディ
ジタル遅延補間器の出力が形成される、前記第１の複数
個の選択的にイネーブルにされる遅延回路および前記第
２の複数個の選択的にイネーブルにされる遅延回路を有
し、前記遅延回路のおのおのが前記第１クロック信号お
よび前記第２クロック信号の１つを受け取りおよびイネ
ーブル信号によりイネーブルにされる第１遅延バッファ
素子と、前記第１遅延バッファの出力に接続されおよび
前記イネーブル信号によりイネーブルにされる第２遅延
バッファ素子と、前記第１遅延バッファおよび前記第２
遅延バッファがイネーブルにされない時に前記第１遅延
バッファと前記第２遅延バッファとの共通接続点に予め
定められた電圧を供給する回路装置と、を備えた、前記
ディジタル遅延補間器。
【００２２】（２） 第２クロック信号が第１クロック
信号の遷移の時刻に関して遅延した時刻に遷移を有する
として、前記第１クロック信号と前記第２クロック信号
とを受け取り、および前記第１クロック信号の前記遷移
の時刻と前記第２クロック信号の前記遷移の時刻との中
間の時刻に遷移を有する出力クロック信号を供給する、
ディジタル遅延補間器であって、第１の複数個の選択的
にイネーブルにされる遅延回路および第２の複数個の選
択的にイネーブルにされる遅延回路において、前記第１
の複数個の遅延回路が前記第１クロック信号を受け取る
入力ポートを有し、および前記第２の複数個の遅延回路
が前記第２クロック信号を受け取る入力ポートを有し、
および前記第１の複数個の遅延回路および前記第２の複
数個の遅延回路が共通に接続された出力を有しそれによ
り前記ディジタル遅延補間器の出力が形成される、前記
第１の複数個の選択的にイネーブルにされる遅延回路お
よび前記第２の複数個の選択的にイネーブルにされる遅
延回路を有し、１対の端子を有する電源により電極が供
給される前記遅延回路のおのおのが前記第１クロック信
号を受け取る入力ポートと、出力ポートと、ＯＮである
時に前記第１遅延素子をイネーブルにするためにイネー
ブル信号を受け取るためのイネーブル・ポートとを有す
る選択的にイネーブルにされる第１遅延素子と、前記第
１遅延素子の前記出力ポートに接続された入力ポート
と、前記補間器の前記出力に接続された出力ポートと、
ＯＮである時に前記第２遅延素子をイネーブルにするた
めに前記イネーブル信号を受け取るためのイネーブル・
ポートとを有する選択的にイネーブルにされる第２遅延
素子と、前記第１遅延素子の出力と前記第２遅延素子の
入力との共通接続点と前記対の端子の間の電圧レベルの
中間の大きさを有する電圧源との間に結合され、および
前記イネーブル信号がＯＦＦである時にＯＮ状態にスイ
ッチされるスイッチとを有する、前記ディジタル遅延補
間器。
信号の遷移の時刻に関して遅延した時刻に遷移を有する
として、前記第１クロック信号と前記第２クロック信号
とを受け取り、および前記第１クロック信号の前記遷移
の時刻と前記第２クロック信号の前記遷移の時刻との中
間の時刻に遷移を有する出力クロック信号を供給する、
ディジタル遅延補間器であって、第１の複数個の選択的
にイネーブルにされる遅延回路および第２の複数個の選
択的にイネーブルにされる遅延回路において、前記第１
の複数個の遅延回路が前記第１クロック信号を受け取る
入力ポートを有し、および前記第２の複数個の遅延回路
が前記第２クロック信号を受け取る入力ポートを有し、
および前記第１の複数個の遅延回路および前記第２の複
数個の遅延回路が共通に接続された出力を有しそれによ
り前記ディジタル遅延補間器の出力が形成される、前記
第１の複数個の選択的にイネーブルにされる遅延回路お
よび前記第２の複数個の選択的にイネーブルにされる遅
延回路を有し、１対の端子を有する電源により電極が供
給される前記遅延回路のおのおのが前記第１クロック信
号を受け取る入力ポートと、出力ポートと、ＯＮである
時に前記第１遅延素子をイネーブルにするためにイネー
ブル信号を受け取るためのイネーブル・ポートとを有す
る選択的にイネーブルにされる第１遅延素子と、前記第
１遅延素子の前記出力ポートに接続された入力ポート
と、前記補間器の前記出力に接続された出力ポートと、
ＯＮである時に前記第２遅延素子をイネーブルにするた
めに前記イネーブル信号を受け取るためのイネーブル・
ポートとを有する選択的にイネーブルにされる第２遅延
素子と、前記第１遅延素子の出力と前記第２遅延素子の
入力との共通接続点と前記対の端子の間の電圧レベルの
中間の大きさを有する電圧源との間に結合され、および
前記イネーブル信号がＯＦＦである時にＯＮ状態にスイ
ッチされるスイッチとを有する、前記ディジタル遅延補
間器。
【００２３】（３） 第２項記載のディジタル遅延補間
器において、選択的にイネーブルにされる前記遅延素子
のおのおのが３状態反転器である前記ディジタル遅延補
間器。 （４） 第２項記載のディジタル遅延補間器において、
前記スイッチがＭＯＳトランジスタであり、ここで前記
ＭＯＳトランジスタが、前記イネーブル信号と反対の信
号を受け取りおよび前記第１遅延素子の出力と前記第２
遅延素子の入力との共通接続点と中間の大きさの前記電
圧源との間にドレインおよびソースの経路により接続さ
れるゲートを有する、前記ディジタル遅延補間器。 （５） アースに接続された電力源により電力が供給さ
れおよび電源電圧を有する３状態可能素子回路であっ
て、入力ポートと、出力ポートと、３状態制御ポートと
を有する第１の３状態可能回路素子と、前記第１の３状
態可能回路素子の出力ポートに接続された入力ポート
と、出力ポートと、３状態制御ポートとを有する第２の
３状態可能回路素子と、前記第１の３状態可能回路素子
の出力と前記第２の３状態可能回路素子の入力との共通
接続点と前記電源電圧とアースとの中間の大きさを有す
る電圧源との間に結合され、前記イネーブル信号がＯＦ
Ｆである時にＯＮ状態にスイッチされるスイッチと、を
有する前記３状態可能素子回路。 （６） 第５項記載の３状態可能素子回路において、前
記３状態可能回路素子が３状態可能反転器である前記３
状態可能素子回路。
器において、選択的にイネーブルにされる前記遅延素子
のおのおのが３状態反転器である前記ディジタル遅延補
間器。 （４） 第２項記載のディジタル遅延補間器において、
前記スイッチがＭＯＳトランジスタであり、ここで前記
ＭＯＳトランジスタが、前記イネーブル信号と反対の信
号を受け取りおよび前記第１遅延素子の出力と前記第２
遅延素子の入力との共通接続点と中間の大きさの前記電
圧源との間にドレインおよびソースの経路により接続さ
れるゲートを有する、前記ディジタル遅延補間器。 （５） アースに接続された電力源により電力が供給さ
れおよび電源電圧を有する３状態可能素子回路であっ
て、入力ポートと、出力ポートと、３状態制御ポートと
を有する第１の３状態可能回路素子と、前記第１の３状
態可能回路素子の出力ポートに接続された入力ポート
と、出力ポートと、３状態制御ポートとを有する第２の
３状態可能回路素子と、前記第１の３状態可能回路素子
の出力と前記第２の３状態可能回路素子の入力との共通
接続点と前記電源電圧とアースとの中間の大きさを有す
る電圧源との間に結合され、前記イネーブル信号がＯＦ
Ｆである時にＯＮ状態にスイッチされるスイッチと、を
有する前記３状態可能素子回路。 （６） 第５項記載の３状態可能素子回路において、前
記３状態可能回路素子が３状態可能反転器である前記３
状態可能素子回路。
【００２４】（７） 第２クロック信号が第１クロック
信号の遷移の時刻に関して遅延した時刻に遷移を有する
として、前記第１クロック信号と前記第２クロック信号
とを受け取り、および前記第１クロック信号の前記遷移
の時刻と前記第２クロック信号の前記遷移の時刻との中
間の時刻に遷移を有する出力クロック信号を供給する、
ディジタル遅延補間器が得られる。前記補間器は、第１
の複数個の選択的にイネーブルにされる遅延回路および
第２の複数個の選択的にイネーブルにされる遅延回路を
有する。前記第１の複数個の遅延回路は前記第１クロッ
ク信号を受け取る入力ポートを有し、および前記第２の
複数個の遅延回路は前記第２クロック信号を受け取るの
に適合した入力ポートを有する。前記第１の複数個の遅
延回路および前記第２の複数個の遅延回路の出力は一緒
に接続され、この出力が前記ディジタル遅延補間器の出
力を形成する。前記遅延回路のおのおのは、前記第１ク
ロック信号および前記第２クロック信号の１つを受け取
りおよびイネーブル信号によりイネーブルにされる第１
遅延バッファ素子と、前記第１遅延バッファ素子の出力
に接続されおよびイネーブル信号によりイネーブルにさ
れる第２遅延バッファ素子と、前記第１遅延バッファお
よび前記第２遅延バッファがイネーブルにされない時に
前記第１遅延バッファと前記第２遅延バッファとの共通
接続点に予め定められた電圧を供給する回路装置とを有
する。本発明のまた別の特徴により、アースに接続され
た電力源により電力が供給されそして電源電圧を有する
３状態可能素子回路が得られる。入力ポートと、出力ポ
ートと、３状態制御ポートとを有する第１の３状態可能
回路素子と、前記第１の３状態可能回路素子の出力ポー
トに接続された入力ポートと、出力ポートと、３状態制
御ポートとを有する第２の３状態可能回路素子とが備え
られる。前記第１の３状態可能回路素子の出力と前記第
２の３状態可能回路素子の入力との共通接続点と電源電
圧とアースとの中間の大きさを有する電圧源との間に結
合され、およびイネーブル信号がＯＦＦである時にＯＮ
状態にスイッチされるのに適合した、スイッチがまた備
えられる。
信号の遷移の時刻に関して遅延した時刻に遷移を有する
として、前記第１クロック信号と前記第２クロック信号
とを受け取り、および前記第１クロック信号の前記遷移
の時刻と前記第２クロック信号の前記遷移の時刻との中
間の時刻に遷移を有する出力クロック信号を供給する、
ディジタル遅延補間器が得られる。前記補間器は、第１
の複数個の選択的にイネーブルにされる遅延回路および
第２の複数個の選択的にイネーブルにされる遅延回路を
有する。前記第１の複数個の遅延回路は前記第１クロッ
ク信号を受け取る入力ポートを有し、および前記第２の
複数個の遅延回路は前記第２クロック信号を受け取るの
に適合した入力ポートを有する。前記第１の複数個の遅
延回路および前記第２の複数個の遅延回路の出力は一緒
に接続され、この出力が前記ディジタル遅延補間器の出
力を形成する。前記遅延回路のおのおのは、前記第１ク
ロック信号および前記第２クロック信号の１つを受け取
りおよびイネーブル信号によりイネーブルにされる第１
遅延バッファ素子と、前記第１遅延バッファ素子の出力
に接続されおよびイネーブル信号によりイネーブルにさ
れる第２遅延バッファ素子と、前記第１遅延バッファお
よび前記第２遅延バッファがイネーブルにされない時に
前記第１遅延バッファと前記第２遅延バッファとの共通
接続点に予め定められた電圧を供給する回路装置とを有
する。本発明のまた別の特徴により、アースに接続され
た電力源により電力が供給されそして電源電圧を有する
３状態可能素子回路が得られる。入力ポートと、出力ポ
ートと、３状態制御ポートとを有する第１の３状態可能
回路素子と、前記第１の３状態可能回路素子の出力ポー
トに接続された入力ポートと、出力ポートと、３状態制
御ポートとを有する第２の３状態可能回路素子とが備え
られる。前記第１の３状態可能回路素子の出力と前記第
２の３状態可能回路素子の入力との共通接続点と電源電
圧とアースとの中間の大きさを有する電圧源との間に結
合され、およびイネーブル信号がＯＦＦである時にＯＮ
状態にスイッチされるのに適合した、スイッチがまた備
えられる。
【図１】先行技術による遅延チェーンの図。
【図２】先行技術によるディジタル遅延補間器の図。
【図３】図２の補間器の遅延素子の回路図。
【図４】異なる遅延を有する図２の補間器の多数の出力
信号を示した信号タイミング図。
信号を示した信号タイミング図。
【図５】本発明の好ましい実施例において関係のある部
分の図。
分の図。
【図６】図５と関連して本発明の好ましい実施例を示し
た図。
た図。
【図７】図４と同様の図であるが、図５および図６の補
間器の多数の出力信号を示した信号タイミング図。
間器の多数の出力信号を示した信号タイミング図。
【図８】図５および図６の補間器の中に用いられる中間
電圧を発生するのに用いることができる回路の図。
電圧を発生するのに用いることができる回路の図。
１００ ディジタル遅延補間器 ｉ１Ｌ′、５２、５６ 第１遅延回路 ｉ１Ｒ′、５４、５８ 第２遅延回路 ５０、６０、７０、８０ 第１遅延回路と第２遅延回路
の対 第１遅延バッファ素子 第２遅延バッファ素子 ９２、９４、９６ 回路素子
の対 第１遅延バッファ素子 第２遅延バッファ素子 ９２、９４、９６ 回路素子
Claims (1)
- 【請求項１】 第２クロック信号が第１クロック信号の
遷移の時刻に関して遅延した時刻に遷移を有するとし
て、前記第１クロック信号と前記第２クロック信号とを
受け取り、および前記第１クロック信号の前記遷移の時
刻と前記第２クロック信号の前記遷移の時刻との中間の
時刻に遷移を有する出力クロック信号を供給する、ディ
ジタル遅延補間器であって、 第１の複数個の選択的にイネーブルにされる遅延回路お
よび第２の複数個の選択的にイネーブルにされる遅延回
路において、前記第１の複数個の遅延回路が前記第１ク
ロック信号を受け取る入力ポートを有し、および前記第
２の複数個の遅延回路が前記第２クロック信号を受け取
る入力ポートを有し、および前記第１の複数個の遅延回
路および前記第２の複数個の遅延回路が共通に接続され
た出力を有しそれにより前記ディジタル遅延補間器の出
力が形成される、前記第１の複数個の選択的にイネーブ
ルにされる遅延回路および前記第２の複数個の選択的に
イネーブルにされる遅延回路を有し、前記遅延回路のお
のおのが前記第１クロック信号および前記第２クロック
信号の１つを受け取るのに適合しおよびイネーブル信号
によりイネーブルにされる第１遅延バッファ素子と、 前記第１遅延バッファの出力に接続されおよび前記イネ
ーブル信号によりイネーブルにされる第２遅延バッファ
素子と、 前記第１遅延バッファおよび前記第２遅延バッファがイ
ネーブルにされない時に前記第１遅延バッファと前記第
２遅延バッファとの共通接続点に予め定められた電圧を
供給する回路装置と、を備えた、前記ディジタル遅延補
間器。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US755806 | 1996-11-26 | ||
| US18578400P | 2000-02-29 | 2000-02-29 | |
| US09/755,806 US6377102B2 (en) | 2000-02-29 | 2001-01-05 | Load equalization in digital delay interpolators |
| US185784 | 2001-01-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001285042A true JP2001285042A (ja) | 2001-10-12 |
Family
ID=26881469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001054983A Abandoned JP2001285042A (ja) | 2000-02-29 | 2001-02-28 | ディジタル遅延補間器の中の負荷の平均一化 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6377102B2 (ja) |
| EP (1) | EP1130776B1 (ja) |
| JP (1) | JP2001285042A (ja) |
| AT (1) | ATE382206T1 (ja) |
| DE (1) | DE60132038T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6984934B2 (en) * | 2001-07-10 | 2006-01-10 | The Trustees Of Princeton University | Micro-lens arrays for display intensity enhancement |
| US6650159B2 (en) * | 2002-03-29 | 2003-11-18 | Intel Corporation | Method and apparatus for precise signal interpolation |
| US20040246030A1 (en) * | 2003-06-06 | 2004-12-09 | Yang Steven Jyh-Ren | Speeded up multistage comparator with power reduction and reliable output |
| KR100543465B1 (ko) * | 2003-08-04 | 2006-01-20 | 고려대학교 산학협력단 | 지연된 클록 신호를 발생하는 장치 및 방법 |
| US7453302B2 (en) * | 2003-12-23 | 2008-11-18 | Infineon Technologies Ag | Temperature compensated delay signals |
| US7622961B2 (en) * | 2005-09-23 | 2009-11-24 | Intel Corporation | Method and apparatus for late timing transition detection |
| DE102006053322B3 (de) * | 2006-11-13 | 2008-03-27 | Texas Instruments Deutschland Gmbh | Bufferketten-Treiber |
| US20130200937A1 (en) * | 2012-02-07 | 2013-08-08 | International Business Machines Corporation | Delay line with cell by cell power down capability |
| US11791827B2 (en) * | 2021-04-06 | 2023-10-17 | Wuxi Esiontech Co., Ltd. | Phase interpolation circuit with high linearity |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0390226A1 (en) * | 1984-07-31 | 1990-10-03 | Yamaha Corporation | Jitter absorption circuit |
| US4899071A (en) * | 1988-08-02 | 1990-02-06 | Standard Microsystems Corporation | Active delay line circuit |
| JPH0282713A (ja) * | 1988-09-19 | 1990-03-23 | Fujitsu Ltd | スイッチング補助回路 |
| JP3426608B2 (ja) * | 1990-04-04 | 2003-07-14 | ユニシス コーポレイシヨン | クロック・デスキュー回路 |
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-
2001
- 2001-01-05 US US09/755,806 patent/US6377102B2/en not_active Expired - Lifetime
- 2001-02-28 JP JP2001054983A patent/JP2001285042A/ja not_active Abandoned
- 2001-02-28 EP EP01200733A patent/EP1130776B1/en not_active Expired - Lifetime
- 2001-02-28 AT AT01200733T patent/ATE382206T1/de not_active IP Right Cessation
- 2001-02-28 DE DE60132038T patent/DE60132038T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| ATE382206T1 (de) | 2008-01-15 |
| DE60132038T2 (de) | 2008-12-11 |
| DE60132038D1 (de) | 2008-02-07 |
| US20010030566A1 (en) | 2001-10-18 |
| EP1130776A2 (en) | 2001-09-05 |
| EP1130776A3 (en) | 2006-02-15 |
| EP1130776B1 (en) | 2007-12-26 |
| US6377102B2 (en) | 2002-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080205 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20081210 |