CN113437961B - 一种锁存器及奇数分频电路 - Google Patents

Abstract

本发明公开一种锁存器及奇数分频电路，涉及半导体器件技术领域，用于降低锁存器的噪声，并实现占空比为50%的奇数分频。锁存器包括：再生电路、第一动态锁存电路及第二动态锁存电路。第一动态锁存电路包括第一T型电感、第一锁存单元及第二锁存单元，第一T型电感的第一端与第一锁存单元电连接，第二端与第二锁存单元电连接，第三端与再生电路的第一输入端电连接。第二动态锁存电路包括第二T型电感、第三锁存单元及第四锁存单元，第二T型电感的第一端与第三锁存单元电连接，第二端与第四锁存单元电连接，第三端与再生电路的第二输入端电连接。奇数分频电路包括上述技术方案所提的锁存器。

Description

一种锁存器及奇数分频电路

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种锁存器及奇数分频电路。

背景技术

分频电路不仅可以构成锁相环的反馈回路，还可以应用在本振信号的产生中。分频电路的功能是将振荡器输出的高频信号，按照特定的分频比，转化为低频信号。分频电路的输入端是锁相环中工作频率最高的电路，也是功耗最大的子电路。分频电路包括偶数分频电路及奇数分频电路。现有技术中的奇数分频电路由锁存器及相应的外设电路组成，这就导致了奇数分频电路的电路结构较为复杂，占空比难以控制，且噪声性能较差。

构成分频器的基本单元一般为锁存器。其可以在特定输入脉冲电平作用下改变状态。锁存器的最主要作用是缓存，也可以应用于分频器中实现分频功能。现有的锁存器在高频时，由于寄生电容的影响，会导致较低的信号带宽和较缓的上升下降沿，恶化高频时的分频器底噪。

发明内容

本发明的目的在于提供一种锁存器及奇数分频电路，用于降低锁存器的噪声，并实现占空比为50%的奇数分频。

为了实现上述目的，本发明提供如下技术方案：

第一方面，本发明提供了一种锁存器，包括：再生电路、第一动态锁存电路及第二动态锁存电路。其中，第一动态锁存电路包括第一T型电感、第一锁存单元及第二锁存单元，第一T型电感的第一端与第一锁存单元电连接，第二端与第二锁存单元电连接，第三端与再生电路的第一输入端电连接，用于向再生电路提供第一输入信号。第二动态锁存电路包括第二T型电感、第三锁存单元及第四锁存单元，第二T型电感的第一端与第三锁存单元电连接，第二端与第四锁存单元电连接，第三端与再生电路的第二输入端电连接，用于向再生电路提供第二输入信号。第一输入信号与第二输入信号为差分信号。再生电路用于对第一输入信号和第二输入信号进行放大和存储。

与现有技术相比，本发明提供的锁存器中，第一动态锁存电路中设有与再生电路电连接的第一T型电感，第二动态锁存电路中设有与再生电路电连接的第二T型电感。第一T型电感及第二T型电感可以有效提高带宽，即可以实现第一输入信号和第二输入信号更加陡的上升沿及下降沿，从而得到更好的噪声性能。因此，使用本发明提供的锁存器，可以实现较低噪声的奇数分频电路。

在一种可能实现的方式中，上述第一锁存单元的第一端与接地端电连接，第一锁存单元的第一控制端与第一时钟信号输入端电连接，第一锁存单元的第二控制端与第一数据信号输入端电连接，第一锁存单元的第二端与第一T型电感的第一端电连接。上述第二锁存单元的第一端与电源端电连接，第二锁存单元的第一控制端与第一时钟信号输入端电连接，第二锁存单元的第二控制端与第一数据信号输入端电连接，第一锁存单元的第二端与第一T型电感的第二端电连接。上述第三锁存单元的第一端与接地端电连接，第三锁存单元的第一控制端与第二时钟信号输入端电连接，第三锁存单元的第二控制端与第二数据信号输入端电连接，第三锁存单元的第二端与第二T型电感的第一端电连接。上述第四锁存单元的第一端与电源端电连接，第四锁存单元的第一控制端与第二时钟信号输入端电连接，第四锁存单元的第二控制端与第二数据信号输入端电连接，第四锁存单元的第二端与第二T型电感的第二端电连接。

在一种可能实现的方式中，上述第一时钟信号与第二时钟信号为差分信号。第一数据信号与第二数据信号为差分信号。

在一种可能实现的方式中，上述第一锁存单元可以包括第一晶体管和第二晶体管。第一晶体管的控制端与第一时钟信号输入端电连接，第一晶体管的第一端与接地端电连接，第一晶体管的第二端与第二晶体管的第一端电连接。第二晶体管的控制端与第一数据信号输入端电连接，第二晶体管的第二端与第一T型电感的第一端电连接。

在一种可能实现的方式中，上述第二锁存单元包括第三晶体管及第四晶体管。第三晶体管的控制端与第一时钟信号输入端电连接，第三晶体管的第一端与电源端电连接，第三晶体管的第二端与第四晶体管的第一端电连接。第四晶体管的控制端与第一数据信号输入端电连接，第四晶体管的第二端与第一T型电感的第二端电连接。

在一种可能实现的方式中，上述第三锁存单元包括第五晶体管及第六晶体管。第五晶体管的控制端与第二时钟信号输入端电连接，第五晶体管的第一端与接地端电连接，第五晶体管的第二端与第六晶体管的第一端电连接。第六晶体管的控制端与第二数据信号输入端电连接，第六晶体管的第二端与第二T型电感的第一端电连接。

在一种可能实现的方式中，上述第四锁存单元包括第七晶体管及第八晶体管。第七晶体管的控制端与第二时钟信号输入端电连接，第七晶体管的第一端与电源端电连接，第七晶体管的第二端与第八晶体管的第一端电连接。第八晶体管的控制端与第二数据信号输入端电连接，第八晶体管的第二端与第二T型电感的第二端电连接。

在一种可能实现的方式中，上述再生电路可以包括电连接的第一再生子电路及第二再生子电路及第二再生子电路。第一再生子电路的输入端与上述第一T型电感的第三端电连接。第二再生子电路的输入端与上述第二T型电感的第三端电连接。

在一种可能实现的方式中，上述第一再生子电路可以包括第九晶体管及第十晶体管。第九晶体管的控制端与第二T型电感的第三端电连接，所述第九晶体管的第一端与接地端电连接，第九晶体管的第二端与第一T型电感的第三端电连接。第十晶体管的控制端与第一T型电感的第三端电连接，第十晶体管的第一端与接地端电连接，第十晶体管的第二端与第二T型电感的第三端电连接。上述第二再生子电路可以包括第十一晶体管及第十二晶体管。第十一晶体管的控制端与第二T型电感的第三端电连接，第十一晶体管的第一端与电源端电连接，第十一晶体管的第二端与第一T型电感的第三端电连接。第十二晶体管的控制端与第一T型电感的第三端电连接，第十二晶体管的第一端与电源端电连接，第十二晶体管的第二端与第二T型电感的第三端电连接。

第二方面，本发明提供了一种奇数分频电路，包括m个第一方面所述的锁存器。m满足：m=2n+1，m、n均为正整数。m个锁存器串行连接，且第m个锁存器的输出端与第一个锁存器的输入端电连接。

与现有技术相比，本发明提供的奇数分频电路的有益效果与上述第一方面所述的锁存器的有益效果相同，此处不做赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的锁存器的电路结构图；

图2为本发明实施例提供的第一动态锁存电路的电路结构图；

图3为本发明实施例提供的第二动态锁存电路的电路结构图；

图4为本发明实施例提供的再生电路的电路结构图；

图5为本发明实施例提供的锁存器的局部简化小信号示意图；

图6为本发明实施例提供的奇数分频电路的结构示意图；

图7为本发明实施例提供的5分频电路的结构示意图；

图8为本发明实施例提供的5分频电路的每级输出波形图。

附图标记：

100-再生电路；101-第一再生子电路；102-第二再生子电路；200-第一动态锁存电路；201-第一T型电感；202-第一锁存单元；203-第二锁存单元；300-第二动态锁存电路；301-第二T型电感；302-第三锁存单元；303-第四锁存单元。

具体实施方式

为了便于清楚描述本发明实施例的技术方案，在本发明的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。例如，第一阈值和第二阈值仅仅是为了区分不同的阈值，并不对其先后顺序进行限定。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。

需要说明的是，本发明中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

本发明中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项（个）”或其类似表达，是指的这些项中的任意组合，包括单项（个）或复数项（个）的任意组合。例如，a，b或c中的至少一项（个），可以表示：a，b，c，a和b的结合，a和c的结合，b和c的结合，或a、b和c的结合，其中a，b，c可以是单个，也可以是多个。

图1示例出了本发明实施例提供的锁存器的结构示意图，图2示例出了本发明实施例提供的第一动态锁存电路的电路结构图，图3示例出了本发明实施例提供的第二动态锁存电路的电路结构图。参照图1至图3，本发明实施例提供的锁存器，包括：再生电路100、第一动态锁存电路200及第二动态锁存电路300。第一动态锁存电路200包括第一T型电感201、第一锁存单元202及第二锁存单元203。第一T型电感201的第一端与第一锁存单元202电连接，第二端与第二锁存单元203电连接，第三端与再生电路100的第一输入端电连接，用于向再生电路100提供第一输入信号Qb。第二动态锁存电路300包括第二T型电感301、第三锁存单元302及第四锁存单元303。第二T型电感301的第一端与第三锁存单元302电连接，第二端与第四锁存单元303电连接，第三端与再生电路100的第二输入端电连接，用于向再生电路100提供第二输入信号Q。其中，第一输入信号Qb与第二输入信号Q为差分信号。再生电路100用于对第一输入信号Qb和第二输入信号Q进行放大和存储。

与现有技术相比，本发明提供的锁存器中，第一动态锁存电路200中设有与再生电路100电连接的第一T型电感201，第二动态锁存电路300中设有与再生电路100电连接的第二T型电感301。第一T型电感201及第二T型电感301可以有效提高带宽，即可以实现第一输入信号Qb和第二输入信号Q具有更加陡的上升沿及下降沿，从而可以得到更好的噪声性能。因此，使用本发明提供的锁存器，可以实现较低噪声的奇数分频电路。

在一种可能实现的方式中，参照图1，上述第一锁存单元202的第一端与接地端电连接，第一锁存单元202的第一控制端与第一时钟信号输入端电连接，第一锁存单元202的第二控制端与第一数据信号输入端电连接，第一锁存单元202的第二端与第一T型电感201的第一端电连接。

参照图1，上述第二锁存单元203的第一端与电源端电连接，第二锁存单元203的第一控制端与第一时钟信号输入端电连接，第二锁存单元203的第二控制端与第一数据信号输入端电连接，第一锁存单元202的第二端与第一T型电感201的第二端电连接。

参照图1，上述第三锁存单元302的第一端与接地端电连接，第三锁存单元302的第一控制端与第二时钟信号输入端电连接，第三锁存单元302的第二控制端与第二数据信号输入端电连接，第三锁存单元302的第二端与第二T型电感301的第一端电连接。

参照图1，上述第四锁存单元303的第一端与电源端电连接，第四锁存单元303的第一控制端与第二时钟信号输入端电连接，第四锁存单元303的第二控制端与第二数据信号输入端电连接，第四锁存单元303的第二端与第二T型电感301的第二端电连接。

在一种可能实现的方式中，上述第一时钟信号clk与第二时钟信号clkb为差分信号。第一数据信号D与第二数据信号Db为差分信号。

在一种可能实现的方式中，参照图1，上述第一锁存单元202可以包括第一晶体管M0和第二晶体管M1。第一晶体管M0的控制端与第一时钟信号输入端电连接，第一晶体管M0的第一端与接地端电连接，第一晶体管M0的第二端与第二晶体管M1的第一端电连接。第二晶体管M1的控制端与第一数据信号输入端电连接，第二晶体管M1的第二端与第一T型电感201的第一端电连接。

在一种可能实现的方式中，参照图1，上述第二锁存单元203包括第三晶体管M2及第四晶体管M3。第三晶体管M2的控制端与第一时钟信号输入端电连接，第三晶体管M2的第一端与电源端电连接，第三晶体管M2的第二端与第四晶体管M3的第一端电连接。第四晶体管M3的控制端与第一数据信号输入端电连接，第四晶体管M3的第二端与第一T型电感201的第二端电连接。

在一种可能实现的方式中，参照图1，上述第三锁存单元302包括第五晶体管M4及第六晶体管。第五晶体管M4的控制端与第二时钟信号输入端电连接，第五晶体管M4的第一端与接地端电连接，第五晶体管M4的第二端与第六晶体管M5的第一端电连接。第六晶体管M5的控制端与第二数据信号输入端电连接，第六晶体管M5的第二端与第二T型电感301的第一端电连接。

在一种可能实现的方式中，参照图1，上述第四锁存单元303包括第七晶体管M6及第八晶体管M7。第七晶体管M6的控制端与第二时钟信号输入端电连接，第七晶体管M6的第一端与电源端电连接，第七晶体管M6的第二端与第八晶体管M7的第一端电连接。第八晶体管M7的控制端与第二数据信号输入端电连接，第八晶体管M7的第二端与第二T型电感301的第二端电连接。

图4示例出了本发明实施例提供的再生电路的电路结构图。在一种可能实现的方式中，参照图4，上述再生电路100可以包括电连接的第一再生子电路101及第二再生子电路102。第一再生子电路101的输入端与上述第一T型电感201的第三端电连接。第二再生子电路102的输入端与上述第二T型电感301的第三端电连接。

在一种可能实现的方式中，参照图1，上述第一再生子电路101可以包括第九晶体管M8及第十晶体管M9。第九晶体管M8的控制端与第二T型电感301的第三端电连接，所述第九晶体管M8的第一端与接地端电连接，第九晶体管M8的第二端与第一T型电感201的第三端电连接。第十晶体管M9的控制端与第一T型电感201的第三端电连接，第十晶体管M9的第一端与接地端电连接，第十晶体管M9的第二端与第二T型电感301的第三端电连接。

参照图1，上述第二再生子电路102可以包括第十一晶体管M10及第十二晶体管M11。第十一晶体管M10的控制端与第二T型电感301的第三端电连接，第十一晶体管M10的第一端与电源端电连接，第十一晶体管M10的第二端与第一T型电感201的第三端电连接。第十二晶体管M11的控制端与第一T型电感201的第三端电连接，第十二晶体管M11的第一端与电源端电连接，第十二晶体管M11的第二端与第二T型电感301的第三端电连接。

需要说明的是，上述第一晶体管M0至第十二晶体管M11可以为N型MOS管。

表1.本发明实施例提供的锁存器的逻辑表

表1示例出了本发明实施例提供的锁存器的逻辑表。参照表1，当第一时钟信号clk及第一数据信号D同时具有低电平“0”时，再生电路100的第一输入信号Qb具有高电平“1”。当第一时钟信号clk及第一数据信号D同时具有高电平“1”时，再生电路100的第一输入信号Qb具有低电平“0”。当第一时钟信号clk具有低电平“0”时，第一数据信号D具有高电平“1”时，再生电路100的第一输入信号Qb保持上一状态。当第一时钟信号clk具有高电平“1”时，第一数据信号D具有低电平“0”时，再生电路100的第一输入信号Qb保持上一状态。当然，第二时钟信号clkb及第二数据信号Db与再生电路100的第二输入信号Q之间的关系与上述同理，在此不再赘述。

图5示例出了本发明实施例提供的锁存器的局部简化小信号示意图。参照图5，为了简化分析，我们只考虑第一动态锁存电路200。其中，第一晶体管M0及第二晶体管M1可以等效为电流激励源，将第三晶体管M2及第四晶体管M3可以简化为第一晶体管M0及第二晶体管M1的负载R_L，将再生电路100简化为负载电容C_L的一部分。由此可知，带宽增加的原因是在传输函数上引入了负零点，具体如下：

。

其中，

表示小信号输出电压，

表示小信号激励电流，s表示复频率，

表示第一T型电感201的感值，R_L表示负载，C_L表示负载电容。

本发明实施例还提供了一种奇数分频电路。图6示例出了本发明实施例提供的奇 数分频电路的结构示意图。参照图6，本发明实施例提供的奇数分频电路可以包括m个上述 技术方案所述的锁存器。m满足：m=2n+1，m、n均为正整数。m个锁存器串行连接，且第m个锁存 器的输出端out及outb可以与第一个锁存器的输入端电连接。该奇数分频电路的输出频率

可以表示为：

。其中，

表示分频器输入时钟的频率。

参照图6，每一个锁存器的输出均可作为奇数分频电路的最终分频后的时钟输出， 且最终每一个锁存器的输出可以组成相移为

的一组时钟组。

与现有技术相比，本发明提供的奇数分频电路的有益效果与上述第一方面所述的锁存器的有益效果相同，此处不做赘述。

图7示例出了本发明实施例提供的5分频电路的结构示意图。在一种示例中，参照图7，该奇数分频电路包括5个串行连接的锁存器，第5个锁存器的输出端可以与第1个锁存器的输入端电连接。该奇数分频电路中仅包括了锁存器，并没有其他外设电路。与现有技术相比，本发明实施例的奇数分频电路还具有结构简单、功耗低的效果。

图8示例出了本发明实施例提供的5分频电路的每级输出波形图。参照图8，该5分频电路的基本的时序原理可以采用表1中的逻辑表解释。具体地，时钟周期2的高电平和第一个锁存器的第一输出信号Q4的高电平，决定了第二个锁存器的第一输出信号Q3的第一个下降沿；时钟周期2的低电平和第二个锁存器的第一输出信号Q3的低电平，决定了第三个锁存器的第一输出信号Q2的第一个上升沿，以此类推，时钟周期6的高电平和第四个锁存器的第一输出信号Q1高电平，决定了第五个锁存器的第一输出信号Q0的第一个下降沿，时钟周期6的低电平和第五个锁存器的第一输出信号Q0的低电平，决定了第一个锁存器的第一输出信号Q4的第二个上升沿。至此，完成一个循环周期，其中对于每个锁存器的第一输出Q1-Q4的高电平和低电平，分别都包含了5个时钟半周期，这样实现了除5的分频比，且占空比为50%。

尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看附图、公开内容、以及所附权利要求书，可理解并实现公开实施例的其他变化。在权利要求中，“包括”（comprising）一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

尽管结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims (9)

1.一种锁存器，其特征在于，包括：再生电路、第一动态锁存电路及第二动态锁存电路；

所述第一动态锁存电路包括第一T型电感、第一锁存单元及第二锁存单元；所述第一T型电感的第一端与所述第一锁存单元电连接，第二端与所述第二锁存单元电连接，第三端与所述再生电路的第一输入端电连接，用于向所述再生电路提供第一输入信号；

所述第二动态锁存电路包括第二T型电感、第三锁存单元及第四锁存单元；所述第二T型电感的第一端与所述第三锁存单元电连接，第二端与所述第四锁存单元电连接，第三端与所述再生电路的第二输入端电连接，用于向所述再生电路提供第二输入信号；

其中，所述第一输入信号与所述第二输入信号为差分信号；所述再生电路用于对所述第一输入信号和所述第二输入信号进行放大和存储；

所述第一锁存单元的第一端与接地端电连接，所述第一锁存单元的第一控制端与第一时钟信号输入端电连接，所述第一锁存单元的第二控制端与第一数据信号输入端电连接，所述第一锁存单元的第二端与所述第一T型电感的第一端电连接；

所述第二锁存单元的第一端与电源端电连接，所述第二锁存单元的第一控制端与第一时钟信号输入端电连接，所述第二锁存单元的第二控制端与第一数据信号输入端电连接，所述第一锁存单元的第二端与所述第一T型电感的第二端电连接；

所述第三锁存单元的第一端与接地端电连接，所述第三锁存单元的第一控制端与第二时钟信号输入端电连接，所述第三锁存单元的第二控制端与第二数据信号输入端电连接，所述第三锁存单元的第二端与所述第二T型电感的第一端电连接；

所述第四锁存单元的第一端与电源端电连接，所述第四锁存单元的第一控制端与第二时钟信号输入端电连接，所述第四锁存单元的第二控制端与第二数据信号输入端电连接，所述第四锁存单元的第二端与所述第二T型电感的第二端电连接。

2.根据权利要求1所述的锁存器，其特征在于，所述第一时钟信号与所述第二时钟信号为差分信号；所述第一数据信号与所述第二数据信号为差分信号。

3.根据权利要求1所述的锁存器，其特征在于，所述第一锁存单元包括第一晶体管和第二晶体管；所述第一晶体管的控制端与所述第一时钟信号输入端电连接，所述第一晶体管的第一端与接地端电连接，所述第一晶体管的第二端与所述第二晶体管的第一端电连接；所述第二晶体管的控制端与所述第一数据信号输入端电连接，所述第二晶体管的第二端与所述第一T型电感的第一端电连接。

4.根据权利要求1所述的锁存器，其特征在于，所述第二锁存单元包括第三晶体管及第四晶体管；所述第三晶体管的控制端与所述第一时钟信号输入端电连接，所述第三晶体管的第一端与电源端电连接，所述第三晶体管的第二端与所述第四晶体管的第一端电连接；所述第四晶体管的控制端与所述第一数据信号输入端电连接，所述第四晶体管的第二端与所述第一T型电感的第二端电连接。

5.根据权利要求1所述的锁存器，其特征在于，所述第三锁存单元包括第五晶体管及第六晶体管；所述第五晶体管的控制端与所述第二时钟信号输入端电连接，所述第五晶体管的第一端与接地端电连接，所述第五晶体管的第二端与所述第六晶体管的第一端电连接；所述第六晶体管的控制端与所述第二数据信号输入端电连接，所述第六晶体管的第二端与所述第二T型电感的第一端电连接。

6.根据权利要求1所述的锁存器，其特征在于，所述第四锁存单元包括第七晶体管及第八晶体管；所述第七晶体管的控制端与所述第二时钟信号输入端电连接，所述第七晶体管的第一端与电源端电连接，所述第七晶体管的第二端与所述第八晶体管的第一端电连接；所述第八晶体管的控制端与所述第二数据信号输入端电连接，所述第八晶体管的第二端与所述第二T型电感的第二端电连接。

7.根据权利要求1所述的锁存器，其特征在于，所述再生电路包括：电连接的第一再生子电路及第二再生子电路；

所述第一再生子电路的输入端与所述第一T型电感的第三端电连接，所述第二再生子电路的输入端与所述第二T型电感的第三端电连接。

8.根据权利要求7所述的锁存器，其特征在于，所述第一再生子电路包括第九晶体管及第十晶体管；所述第九晶体管的控制端与所述第二T型电感的第三端电连接，所述第九晶体管的第一端与接地端电连接，所述第九晶体管的第二端与所述第一T型电感的第三端电连接；所述第十晶体管的控制端与所述第一T型电感的第三端电连接，所述第十晶体管的第一端与接地端电连接，所述第十晶体管的第二端与所述第二T型电感的第三端电连接；

所述第二再生子电路包括第十一晶体管及第十二晶体管；所述第十一晶体管的控制端与所述第二T型电感的第三端电连接，所述第十一晶体管的第一端与电源端电连接，所述第十一晶体管的第二端与所述第一T型电感的第三端电连接；所述第十二晶体管的控制端与所述第一T型电感的第三端电连接，所述第十二晶体管的第一端与所述电源端电连接，所述第十二晶体管的第二端与所述第二T型电感的第三端电连接。

9.一种奇数分频电路，其特征在于，包括m个权利要求1～8任一项所述的锁存器，所述m满足：m＝2n+1，m、n均为正整数；

所述m个所述锁存器串行连接，且第m个所述锁存器的输出端与第一个所述锁存器的输入端电连接。

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