CN101789785B - 全集成锁相环频率综合器 - Google Patents

Abstract

本发明公开了一种全集成锁相环频率综合器，其包括：压控振荡器，具有控制电压输入端和差分输出端；四分频器，其差分输入端连接所述压控振荡器的差分输出端，其差分输出端连接整个锁相环频率综合器的输出端；多模分频器，其信号输入端连接四分频器的一路差分输出端，第一控制输入端连接到∑-Δ调制器的输出端，第二控制输入端连接到分频比控制字；数控电荷泵，其输入端连接鉴频鉴相器的输出端；环路滤波器，其输入端连接电荷泵的输出端，输出端连接压控振荡器的控制电压输入端。本发明的全集成锁相环频率综合器，既能减小锁相环芯片面积，便于全集成，又能产生低噪声、低失配的双路正交的差分信号，实现频率综合器的低功耗，还能校准环路带宽，优化锁相环频率综合器的噪声性能、杂散性能和锁定速度。

Description

全集成锁相环频率综合器

技术领域

本发明涉及频率综合器技术领域，特别是涉及一种能产生I/Q双路本振信号、带数控电荷泵的全集成频率综合器。

背景技术

在目前常用的频率综合器中，在CMOS(Complementary MetalOxide Semiconductor，互补式金属氧化层半导体)工艺下，压控振荡器分为两大类：一种是环振型，一种是电感电容谐振腔型。环振型压控振荡器占据的芯片面积小，但噪声性能差；电感电容谐振腔型压控振荡器噪声性能好，但电感和电容占据大量的芯片面积。而压控振荡器的面积通常占据整个频率综合器面积的绝大部分，所以减小压控振荡器的面积对实现频率综合器的全集成至关重要。特别是在1GHz以下的频段中，这个问题更加紧迫。

在很多应用中，如低中频接收机，需要双路正交的本振信号。传统的产生双路正交本振信号的方法都是对频率综合器进行改进。例如采用电阻电容多相网络进行移相的方法产生双路正交的差分本振信号，但电阻电容多相网络的工艺偏差比较大，所以两路正交信号的失配太大。再例如，采用正交压控振荡器的方法产生双路正交信号，但需要两个压控振荡器，无论是功耗还是面积都很大。

在CMOS(Complementary Metal Oxide Semiconductor，互补式金属氧化层半导体)工艺下，电阻和电容都会随制造工艺而发生偏差，常见的锁相环中环路滤波器采用电阻和电容搭建而成，电阻和电容的偏差会直接导致环路带宽的偏差，会影响锁相环的噪声性能和杂散性能，严重时还会影响锁相环的锁定速度和稳定性。传统的电荷泵输出的灌电流和拉电流的大小是固定的，例如，有文献报道低电流失配的电荷泵，但是输出的灌电流和拉电流的大小是固定的，没法针对环路滤波器的偏差对锁相环的环路带宽进行校准。

发明内容

本发明的目的是提供一种全集成锁相环频率综合器，既能减小锁相环芯片面积，便于全集成，又能产生低噪声、低失配的双路正交的差分信号，能实现频率综合器的低功耗，还能校准环路带宽，优化锁相环频率综合器的噪声性能、杂散性能和锁定速度。

为达到上述目的，提供一种依照本发明实施方式的全集成锁相环频率综合器，其包括：

压控振荡器，具有控制电压输入端和差分输出端；

四分频器，其差分输入端连接所述压控振荡器的差分输出端，所述四分频器的差分输出端连接整个锁相环频率综合器的输出端；

∑-Δ调制器，其输入端连接分频比控制字；

多模分频器，其信号输入端连接四分频器的一路差分输出端，第一控制输入端连接到∑-Δ调制器的输出端，第二控制输入端连接到分频比控制字；

鉴频鉴相器，其两个输入端分别连接多模分频器的输出端和晶振输入端；

数控电荷泵，其输入端连接鉴频鉴相器的输出端；

环路滤波器，其输入端连接电荷泵的输出端，输出端连接压控振荡器的控制电压输入端。

优选地，所述压控振荡器为电感电容谐振腔振荡器。

优选地，所述四分频器包括：

四个锁存器，每个锁存器分别具有同相输入端，反相输入端，同相输出端，反相输出端，其中每一锁存器的同相输出端与相邻后一锁存器的反相输入端相连，其中每一锁存器的反相输出端与相邻后一锁存器的同相输入端相连，第四锁存器的同相输出端与第一锁存器的同相输入端相连，第四锁存器的反相输出端与第一锁存器的反相输入端相连，第一锁存器的同相输出端和反相输出端作为第一路差分信号输出，第三锁存器的同相输出端和反相输出端作为第二路差分信号输出，这两路差分信号具有正交的关系。

优选地，所述每个锁存器均具有时钟输入端，第一锁存器的时钟输入端与第三锁存器的时钟输入端相连，作为四分频器的同相时钟输入端；第二锁存器的时钟输入端与第四锁存器的时钟输入端相连，作为四分频器的反相时钟输入端。

优选地，所述的锁存器包括：

两个PMOS管，两个PMOS管的源极接电源正电压，第一PMOS管的栅极接第二PMOS管的漏极，第一PMOS管的漏极接第二PMOS管的栅极，第一PMOS管的漏极连接同相输出端，第二PMOS管的漏极连接反相输出端；

四个NMOS管，第一NMOS管和第二NMOS管的源极接地，第一NMOS管的栅极接反相输入端，第二NMOS管的栅极接同相输入端，第三NMOS管的源极连接第一NMOS管的漏极，第四NMOS管的源极连接第二NMOS管的漏极，第三NMOS管的漏极连接同相输出端，第四NMOS管的漏极连接反相输出端，第三NMOS管和第四NMOS管的栅极连接到时钟输入端。

优选地，所述的数控电荷泵包括：

十五个PMOS管，第一PMOS管、第四PMOS管、第七PMOS管、第十PMOS管、第十三PMOS管的源极连接在一起后连接到电源，第一PMOS管、第二PMOS管的栅极连接后接地，第一PMOS管的漏极连接到第二PMOS管的源极，第二PMOS管的漏极连接到第三PMOS管的源极，第四PMOS管的漏极连接到第五PMOS管的源极，第五PMOS管的漏极连接到第六PMOS管的源极，第七PMOS管的漏极连接到第八PMOS管的源极，第八PMOS管的漏极连接到第九PMOS管的源极，第十PMOS管的漏极连接第十一PMOS管的源极，第十一PMOS管的漏极连接到第十二PMOS管的源极，第十三PMOS管的漏极连接第十四PMOS管的源极，第十四PMOS管的漏极连接第十五PMOS管的源极。第五PMOS管、第八PMOS管、第十一PMOS管、第十四PMOS管的栅极相连后连接到数控电荷泵的灌电流输入端，第三PMOS管、第六PMOS管、第九PMOS管、第十二PMOS管、第十五PMOS管的栅极相连，第六PMOS管、第九PMOS管、第十二PMOS管、第十五PMOS管的漏极相连后连接到数控电荷泵的输出端；

十八个NMOS管，第一NMOS管的漏极连接偏置电流输入端，第一NMOS管的栅极与第一NMOS管的漏极相连，第一NMOS管的源极连接第二NMOS管的漏极，第二NMOS管的源极连接第三NMOS管的漏极，第四NMOS管的漏极连接第三PMOS管的漏极，第四NMOS管的源极连接第五NMOS管的漏极，第五NMOS管的源极连接第六NMOS管的漏极，第二NMOS管、第三NMOS管、第五NMOS管、第六NMOS管的栅极连接后接到电源，第七NMOS管的漏极接第六PMOS管的漏极，第七NMOS管的源极接第八NMOS管的漏极，第八NMOS管的源极接第九NMOS管的漏极，第九NMOS管的栅极接第一控制字，第十NMOS管的漏极接第九PMOS管的漏极，第十NMOS管的源极接第十一NMOS管的漏极，第十一NMOS管的源极接第十二NMOS管的漏极，第十二NMOS管的栅极接第二控制字，第十三NMOS管的漏极接第十二PMOS管的漏极，第十三NMOS管的源极接第十四NMOS管的漏极，第十四NMOS管的源极接第十五NMOS管的漏极，第十五NMOS管的栅极接第三控制字，第十六NMOS管的漏极接第十五PMOS管的漏极，第十六NMOS管的源极接第十七NMOS管的漏极，第十七NMOS管的源极接第十八NMOS管的漏极，第十八NMOS管的栅极接第四控制字。第一NMOS管、第四NMOS管、第七NMOS管、第十NMOS管、第十三NMOS管、第十六NMOS管的栅极相连，第八NMOS管的栅极、第十一NMOS管的栅极、第十四NMOS管的栅极、第十七NMOS管的栅极相连后连接到数控电荷泵的拉电流输入端。第三NMOS管、第六NMOS管、第九NMOS管、第十二NMOS管、第十五NMOS管、第十八NMOS管的源极相连后接地；

四个反相器，第一反相器的输入端连接第一控制字，第一反相器的输出端连接第四PMOS管的栅极，第二反相器的输入端连接第二控制字，第二反相器的输出端连接第七PMOS管的栅极，第三反相器的输入端连接第三控制字，第三反相器的输出端连接第十PMOS管的栅极，第四反相器的输入端连接第四控制字，第四反相器的输出端连接第十三PMOS管的栅极；

一个运算放大器，运算放大器的同相输入端接第四NMOS管的漏极，运算放大器的反相输入端接第七NMOS管的漏极，运算放大器的输出端接第三PMOS管的栅极。

上述技术方案具有如下优点：通过采用电感电容谐振腔压控振荡器，具有低噪声的特性；由于锁相环工作在四倍的工作频率上，压控振荡器中的电感电容的总面积减小为原来的1/16，有利于实现锁相环的全集成；通过四分频器分频后还能产生双路正交差分信号，具有低功耗、低噪声的特性；由于数控电荷泵的提供，输出的泵浦电流的大小可通过数字控制，这就可以通过改变电荷泵的输出电流对环路滤波器的工艺偏差进行校准。

附图说明

图1是本发明实施例的全集成频率综合器的结构框图；

图2是本发明实施例的四分频器的电路图；

图3是本发明实施例的四分频器中的锁存器单元的电路图；

图4是本发明实施例的数控电荷泵的电路图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

本发明实施例的能产生I/Q双路本振信号、带数控电荷泵的全集成频率综合器的框图如图1所示，鉴频鉴相器的输出端连接到电荷泵的输入端，电荷泵的输出端连接到环路滤波器的输入端，环路滤波器的输出端连接到压控振荡器的控制电压输入端，压控振荡器的差分输出端分别连接到四分频器的差分输入端，四分频器的一路差分输出端连接到多模分频器的差分信号输入端，∑Δ调制器的输出端连接到多模分频器的第一控制输入端，分频比控制字输入端连接到∑Δ调制器的输入端和多模分频器的第二控制输入端，晶振输入端和多模分频器的输出端分别连接到鉴频鉴相器的两个输入端，四分频器的输出端连接到频率综合器的输出端。

能产生I/Q双路本振信号、带数控电荷泵的全集成频率综合器的工作原理是，锁相环中压控振荡器的面积占据绝大部分，所以通过让锁相环设计在四倍频的工作频率上。将压控振荡器中电感和电容的面积减小为原来的1/16，进而减小锁相环的面积，同时这保留了电感电容谐振腔压控振荡器的低噪声特性。同时，四分频器能够输出双路正交差分信号，能为诸如低中频结构的接收机提供本振信号。数控电荷泵的输出灌电流和拉电流的大小可通过数字控制，这就可以通过改变电荷泵的输出电流对环路滤波器的工艺偏差进行校准。

本实施例的频率综合器采用四倍频的锁相环频率综合器和四分频器组成，具有低功耗、低噪声、芯片面积小的优点；而且能够提供双路正交差分信号。还能对环路带宽进行校准，维持锁相环的噪声和杂散性能，保证锁相环的稳定性。

本发明实施例的四分频器的电路图如图2所示，每个锁存器都包括一个同相输入端D，一个反相输入端DB，一个同相输出端Q，一个反相输出端QB，和一个时钟输入端CLK。第一锁存器的Q端与第二锁存器的DB端相连，第一锁存器的QB端与第二锁存器的D端相连。第二锁存器的Q端与第三锁存器的DB端相连，第二锁存器的QB端与第三锁存器的D端相连。第三锁存器的Q端与第四锁存器的DB端相连，第三锁存器的QB端与第四锁存器的D端相连。第四锁存器的Q端与第一锁存器的D端相连，第四锁存器的QB端与第一锁存器的DB端相连。第一锁存器的CLK端与第三锁存器的CLK端相连，作为四分频器的同相时钟输入端INP。第二锁存器的CLK端与第四锁存器的CLK端相连，作为四分频器的反相时钟输入端INN。第一锁存器的Q端和QB端作为频率综合器的一路差分信号输出，第三锁存器的Q端和QB端作为频率综合器的另一路差分信号输出，这两路差分信号具有正交的关系。

本发明实施例的四分频器的锁存器单元的电路图如图3所示，PMOS管M5和M6的源极接电源正电压，PMOS管M5的栅极接PMOS管M6的漏极，PMOS管M6的漏极接PMOS管M5的栅极。PMOS管M5的漏极连接同相输出端Q，PMOS管M6的漏极连接反相输出端QB。NMOS管M1和M2的源极接地，NMOS管M1的栅极接反相输入端DB，NMOS管M2的栅极接同相输入端D，NMOS管M1的漏极接NMOS管M3的源极，NMOS管M2的漏极接NMOS管M4的源极，NMOS管M3的漏极连接同相输出端Q，NMOS管M4的漏极连接反相输出端QB，NMOS管M3和M4的栅极连接到时钟输入端CLK。

本发明实施例的数控电荷泵的电路图如图4所示，PMOS管Mp1、PMOS管Mp4、PMOS管Mp7、PMOS管Mp10、PMOS管Mp13的源极连接在一起后连接到电源VDD，PMOS管Mp1、PMOS管Mp2的栅极连接后接地，PMOS管Mp1的漏极连接到PMOS管Mp2的源极，PMOS管Mp2的漏极连接到PMOS管Mp3的源极，PMOS管Mp4的漏极连接到PMOS管Mp5的源极，PMOS管Mp5的漏极连接到PMOS管Mp6的源极，PMOS管Mp7的漏极连接到PMOS管Mp8的源极，PMOS管Mp8的漏极连接到PMOS管Mp9的源极，PMOS管Mp10的漏极连接PMOS管Mp11的源极，PMOS管Mp11的漏极连接到PMOS管Mp12的源极，PMOS管Mp13的漏极连接PMOS管Mp14的源极，PMOS管Mp14的漏极连接PMOS管Mp15的源极。PMOS管Mp5、PMOS管Mp8、PMOS管Mp11、PMOS管Mp14的栅极相连后连接到数控电荷泵的灌电流输入端UP，PMOS管Mp3、PMOS管Mp6、PMOS管Mp9、PMOS管Mp12、PMOS管Mp15的栅极相连，PMOS管Mp6、PMOS管Mp9、PMOS管Mp12、PMOS管Mp15的漏极相连后连接到数控电荷泵的输出端CO。NMOS管Mn1的漏极连接偏置电流输入端IB，NMOS管Mn1的栅极与Mn1的漏极相连，NMOS管Mn1的源极连接NMOS管Mn2的漏极，NMOS管Mn2的源极连接NMOS管Mn3的漏极，NMOS管Mn4的漏极连接PMOS管Mp3的漏极，NMOS管Mn4的源极连接NMOS管Mn5的漏极，NMOS管Mn5的源极连接NMOS管Mn6的漏极，NMOS管Mn2、NMOS管Mn3、NMOS管Mn5、NMOS管Mn6的栅极连接后接到电源VDD，NMOS管Mn7的漏极接PMOS管Mp6的漏极，NMOS管Mn7的源极接NMOS管Mn8的漏极，NMOS管Mn8的源极接NMOS管Mn9的漏极，NMOS管Mn9的栅极接第一控制字S0，NMOS管Mn10的漏极接PMOS管Mp9的漏极，NMOS管Mn10的源极接NMOS管Mn11的漏极，NMOS管Mn11的源极接NMOS管Mn12的漏极，NMOS管Mn12的栅极接第二控制字S1，NMOS管Mn13的漏极接PMOS管Mp12的漏极，NMOS管Mn13的源极接NMOS管Mn14的漏极，NMOS管Mn14的源极接NMOS管Mn15的漏极，NMOS管Mn15的栅极接第三控制字S2，NMOS管Mn16的漏极接PMOS管Mp15的漏极，NMOS管Mn16的源极接NMOS管Mn17的漏极，NMOS管Mn17的源极接NMOS管Mn18的漏极，NMOS管Mn18的栅极接第四控制字S3。NMOS管Mn1、NMOS管Mn4、NMOS管Mn7、NMOS管Mn10、NMOS管Mn13、NMOS管Mn16的栅极相连。NMOS管Mn8的栅极、NMOS管Mn11的栅极、NMOS管Mn14的栅极、NMOS管Mn17的栅极相连后连接到数控电荷泵的拉电流输入端DN。NMOS管Mn3、NMOS管Mn6、NMOS管Mn9、NMOS管Mn12、NMOS管Mn15、NMOS管Mn18的源极相连后接地。

四个反相器，第一反相器的输入端连接第一控制字S0，第一反相器的输出端连接第四PMOS管的栅极，第二反相器的输入端连接第二控制字S1，第二反相器的输出端连接第七PMOS管的栅极，第三反相器的输入端连接第三控制字S2，第三反相器的输出端连接第十PMOS管的栅极，第四反相器的输入端连接第四控制字S3，第四反相器的输出端连接第十三PMOS管的栅极。

一个运算放大器，运算放大器OTA的同相输入端IP接NMOS管Mn4的漏极，运算放大器的反相输入端IN接NMOS管Mn7的漏极，运算放大器的输出端O接第三PMOS管的栅极。

数控电荷泵的工作原理是，控制字S3～S0作为控制开关控制各个支路的通断。进而控制整个输出灌电流和拉电流的大小。Mn1、Mn2和Mn3组成偏置电流源为整个电荷泵的灌电流支路和拉电流支路提供偏置。其中，Mp7的宽长比是Mp4的两倍，Mp10的宽长比是Mp7的两倍，Mp13的宽长比是Mp10的两倍；Mp8的宽长比是Mp5的两倍，Mp11的宽长比是Mp8的两倍，Mp14的宽长比是Mp11的两倍；Mp9的宽长比是Mp6的两倍，Mp12的宽长比是Mp9的两倍，Mp15的宽长比是Mp12的两倍；Mn10的宽长比是Mn7的两倍，Mn13的宽长比是Mn10的两倍，Mn16的宽长比是Mn13的两倍；Mn11的宽长比是Mn8的两倍，Mn14的宽长比是Mn11的两倍，Mn17的宽长比是Mn14的两倍；Mn12的宽长比是Mn9的两倍，Mn15的宽长比是Mn12的两倍，Mn18的宽长比是Mn15的两倍。设Mp4、Mp5、Mp6、Mn7、Mn8和Mn9支路中电流为I，则控制字S3～S0从0000变化到1111时，输出的灌电流和拉电流的大小从I变化到15I。这样数控电荷泵的输出灌电流和拉电流就有很宽的调节范围，这就可以通过改变电荷泵的输出电流对环路滤波器的工艺偏差进行校准。

PMOS管Mp4、Mp7、Mp10、Mp13，NMOS管Mn9、Mn12、Mn15、Mn18，和四个反相器共同组成电荷泵的数控开关控制电路，本发明中以四条泵浦支路为例，实际上可以有任意多条支路；PMOS管Mp5、Mp8、Mp11、Mp14，NMOS管Mn8、Mn11、Mn14、Mn17组成电荷泵的泵浦控制开关，本发明中以四条泵浦支路为例，实际上可以有任意多条支路。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。

Claims (5)

1.一种全集成锁相环频率综合器，其特征在于，所述频率综合器包括：

压控振荡器，具有控制电压输入端和差分输出端；

四分频器，其差分输入端连接所述压控振荡器的差分输出端，所述四分频器的差分输出端连接整个锁相环频率综合器的输出端；

∑-Δ调制器，其输入端连接分频比控制字；

多模分频器，其信号输入端连接四分频器的一路差分输出端，第一控制输入端连接到∑-Δ调制器的输出端，第二控制输入端连接到分频比控制字；

鉴频鉴相器，其两个输入端分别连接多模分频器的输出端和晶振输入端；

数控电荷泵，其输入端连接鉴频鉴相器的输出端；

环路滤波器，其输入端连接数控电荷泵的输出端，输出端连接压控振荡器的控制电压输入端；

所述的数控电荷泵包括：

十五个PMOS管，第一PMOS管、第四PMOS管、第七PMOS管、第十PMOS管、第十三PMOS管的源极连接在一起后连接到电源，第一PMOS管、第二PMOS管的栅极连接后接地，第一PMOS管的漏极连接到第二PMOS管的源极，第二PMOS管的漏极连接到第三PMOS管的源极，第四PMOS管的漏极连接到第五PMOS管的源极，第五PMOS管的漏极连接到第六PMOS管的源极，第七PMOS管的漏极连接到第八PMOS管的源极，第八PMOS管的漏极连接到第九PMOS管的源极，第十PMOS管的漏极连接第十一PMOS管的源极，第十一PMOS管的漏极连接到第十二PMOS管的源极，第十三PMOS管的漏极连接第十四PMOS管的源极，第十四PMOS管的漏极连接第十五PMOS管的源极；第五PMOS管、第八PMOS管、 第十一PMOS管、第十四PMOS管的栅极相连后连接到数控电荷泵的灌电流输入端，第三PMOS管、第六PMOS管、第九PMOS管、第十二PMOS管、第十五PMOS管的栅极相连，第六PMOS管、第九PMOS管、第十二PMOS管、第十五PMOS管的漏极相连后连接到数控电荷泵的输出端；

十八个NMOS管，第一NMOS管的漏极连接偏置电流输入端，第一NMOS管的栅极与第一NMOS管的漏极相连，第一NMOS管的源极连接第二NMOS管的漏极，第二NMOS管的源极连接第三NMOS管的漏极，第四NMOS管的漏极连接第三PMOS管的漏极，第四NMOS管的源极连接第五NMOS管的漏极，第五NMOS管的源极连接第六NMOS管的漏极，第二NMOS管、第三NMOS管、第五NMOS管、第六NMOS管的栅极连接后接到电源，第七NMOS管的漏极接第六PMOS管的漏极，第七NMOS管的源极接第八NMOS管的漏极，第八NMOS管的源极接第九NMOS管的漏极，第九NMOS管的栅极接第一控制字，第十NMOS管的漏极接第九PMOS管的漏极，第十NMOS管的源极接第十一NMOS管的漏极，第十一NMOS管的源极接第十二NMOS管的漏极，第十二NMOS管的栅极接第二控制字，第十三NMOS管的漏极接第十二PMOS管的漏极，第十三NMOS管的源极接第十四NMOS管的漏极，第十四NMOS管的源极接第十五NMOS管的漏极，第十五NMOS管的栅极接第三控制字，第十六NMOS管的漏极接第十五PMOS管的漏极，第十六NMOS管的源极接第十七NMOS管的漏极，第十七NMOS管的源极接第十八NMOS管的漏极，第十八NMOS管的栅极接第四控制字,第一NMOS管、第四NMOS管、第七NMOS管、第十NMOS管、第十三NMOS管、第十六NMOS管的栅极相连，第八NMOS管的栅极、第十一NMOS管的栅极、第十四NMOS管的栅极、第十七NMOS管的栅极相连后连接到数控电荷泵的拉电流输入端，第三NMOS管、第六 NMOS管、第九NMOS管、第十二NMOS管、第十五NMOS管、第十八NMOS管的源极相连后接地；

四个反相器，第一反相器的输入端连接第一控制字，第一反相器的输出端连接第四PMOS管的栅极，第二反相器的输入端连接第二控制字，第二反相器的输出端连接第七PMOS管的栅极，第三反相器的输入端连接第三控制字，第三反相器的输出端连接第十PMOS管的栅极，第四反相器的输入端连接第四控制字，第四反相器的输出端连接第十三PMOS管的栅极；

一个运算放大器，运算放大器的同相输入端接第四NMOS管的漏极，运算放大器的反相输入端接第七NMOS管的漏极，运算放大器的输出端接第三PMOS管的栅极。

2.如权利要求1所述的全集成锁相环频率综合器，其特征在于，所述压控振荡器为电感电容谐振腔振荡器。

3.如权利要求1或2所述的全集成锁相环频率综合器，其特征在于，所述四分频器包括：

四个锁存器，每个锁存器分别具有同相输入端，反相输入端，同相输出端，反相输出端，其中第一锁存器的同相输出端同第二锁存器的反相输入端相连，第一锁存器的反相输出端同第二锁存器的同相输入端相连，第二锁存器的同相输出端同第三锁存器的反相输入端相连，第二锁存器的反相输出端同第三锁存器的同相输入端相连，第三锁存器的同相输出端同第四锁存器的反相输入端相连，第三锁存器的反相输出端同第四锁存器的同相输入端相连，第四锁存器的同相输出端与第一锁存器的同相输入端相连，第四锁存器的反相输出端与第一锁存器的反相输入端相连，第一锁存器的同相输出端和反相输出端作为第一路差分信号输出，第三锁存器的同相输出端和反相输出端作为第二路差分信号输出，这两路差分信号具有正交的关系。

4.如权利要求3所述的全集成锁相环频率综合器，其特征在于， 所述每个锁存器均具有时钟输入端，第一锁存器的时钟输入端与第三锁存器的时钟输入端相连，作为四分频器的同相时钟输入端；第二锁存器的时钟输入端与第四锁存器的时钟输入端相连，作为四分频器的反相时钟输入端。

5.如权利要求4所述的全集成锁相环频率综合器，其特征在于，所述的锁存器包括：

两个PMOS管，两个PMOS管的源极接电源正电压，第一PMOS管的栅极接第二PMOS管的漏极，第一PMOS管的漏极接第二PMOS管的栅极，第一PMOS管的漏极连接同相输出端，第二PMOS管的漏极连接反相输出端；

四个NMOS管，第一NMOS管和第二NMOS管的源极接地，第一NMOS管的栅极接反相输入端，第二NMOS管的栅极接同相输入端，第三NMOS管的源极连接第一NMOS管的漏极，第四NMOS管的源极连接第二NMOS管的漏极，第三NMOS管的漏极连接同相输出端，第四NMOS管的漏极连接反相输出端，第三NMOS管和第四NMOS管的栅极连接到时钟输入端。 

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