CN112799460B

CN112799460B - 具有失配校准功能的比较电路

Info

Publication number: CN112799460B
Application number: CN202110131355.4A
Authority: CN
Inventors: 莫昌文
Original assignee: Zhuhai Jusheng Technology Co ltd
Current assignee: Zhuhai Jusheng Technology Co ltd
Priority date: 2021-01-30
Filing date: 2021-01-30
Publication date: 2022-03-29
Anticipated expiration: 2041-01-30
Also published as: CN112799460A

Abstract

本发明公开一种具有失配校准功能的比较器电路，包括：变化电压输入端VINN、参考电压输入端VINP、作为第一级输入对的MOS管M1和M2、作为第二级输入和输出级的比较器、电流镜；还包括作为校准输入对的MOS管Mc1和Mc2、第一切换开关、第二切换开关、第一分压电阻R1、第二分压电阻R2、第一电压缓存器、第二电压缓存器、校准DAC、反相器及时序逻辑电路。本发明适用于一端是固定电压，另一端是变化的输入电压的实际比较工作场景，能够在成本较小的情况下实现较高精度的比较器失配电压的校准。

Description

具有失配校准功能的比较电路

〖技术领域〗

本发明涉及电子电路设计领域，具体涉及一种具有失配校准功能的比较电路。

〖背景技术〗

中国公开号为CN210075200U的实用新型专利公开了一种自校准比较器失调电压消除电路，其基本思路是针对比较器前端放大器输入级进行电压调整来校准；电压比较器的失配电压完全通过调整输入对管的电压，进而转换为失配电流来消除失配。

上述现有技术的缺点是，采用开关电容来实现输入电压调整，该方式需要较大的面积，而且在校准完成后，需要靠电容来保持校准两端的电压，由于电容保持的电荷会随时间有电荷泄露的情况，所以该结构不适合连续时间应用的比较器情况。同时对于电容的实现方式，其需要金属-氧化物-金属电容，会需要更大的面积成本实现。

〖发明内容〗

本发明旨在提供一种适用于一端是固定电压，另一端是变化的输入电压的比较器电路，在成本较小的情况下实现较高精度的比较器失配电压的校准。本发明由以下技术方案实现：

一种具有失配校准功能的比较器电路，包括：变化电压输入端VINN、参考电压输入端VINP、作为第一级输入对的MOS管M1和M2、作为第二级输入和输出级的比较器、电流镜；其特征在于：还包括作为校准输入对的MOS管Mc1和Mc2、第一切换开关、第二切换开关、第一分压电阻R1、第二分压电阻R2、第一电压缓存器、第二电压缓存器、校准DAC、反相器及时序逻辑电路；电流镜的镜源端连接MOS管M1和Mc1的输入端及比较器的输入正极，镜像端连接MOS管M2和Mc2的输入端及比较器的输入负极，MOS管M1、M2的输出端经电流源I1接地，MOS管Mc1和MOS管Mc2的输出端经电流源Ic1接地，MOS管M2和Mc1的控制端分别连接参考电压输入端VINP；时序逻辑电路的信号输入端接入比较器的输出信号VOUT经反相器后的信号VOUTB，时钟输入端接入时钟信号CLKIN，使能端接入使能信号CALEN；第一分压电阻R1和第二分压电阻R2顺序串接于地与参考电压输入端VINP之间，将参考电压输入端VINP输入的恒定参考电压vref分别分压为第一电压vrefp和第二电压vrefn，第一电压vrefp和第二电压vrefn分别由第一电压缓存器buff1和第二电压缓存器buff2驱动后输入校准DAC的两个输入端，校准DAC的逻辑信号输入端接入时序逻辑电路的逻辑信号DACIN，校准DAC的输出信号vtune接入MOS管Mc2的输出端，且校准DAC的输出端还经第二滤波电容接地；第一切换开关的输入端连接参考电压输入端VINP，输出端连接MOS管M1的控制端，控制端接入使能信号CALEN；第二切换开关的输入端连接变化电压输入端VINN，输出端连接MOS管M1的控制端，控制端接入使能信号的反信号CALENB。

作为具体的技术方案，所述比较器电路还包括第一滤波电容C1，所述第一切换开关及第二切换开关的输出端均经第一滤波电容C1接地。

作为具体的技术方案，所述比较器电路还包括第二滤波电容C2，所述校准DAC的输出端经所述第二滤波电容C2接地。

作为具体的技术方案，所述校准DAC为6bit DAC，所述时序逻辑电路为6位精度的时序逻辑电路。

作为具体的技术方案，所述时序逻辑电路包括D触发器D0、D1a-D6a、D1b-D6b，还包括第一至第六相位选择器，第一非门、第二非门；D触发器D0的D端接入信号VOUTB，Clk端接入时钟信号CLKIN，Q端分别连接D触发器D1a-D6a各自的Clk端；D触发器D0的Q端还经第一非门后分别作为第一至第六相位选择器的一个相位选择信号，D触发器D0的Q端还经第一非门和第二非门后分别作为第一至第六相位选择器的另一个相位选择信号；D触发器D1a-D6a各自的Q端分别连接第一至第六相位选择器各自的一个输入端；D触发器D1b的Clk端接入时钟信号CLKIN，D触发器D1b-D6b中前一级的Q端连接后一级的Clk端，D触发器D1b-D6b各自的set端均连接使能信号CALEN，D触发器D1b-D6b各自的Q非端分别连接D触发器D1a-D6a的D端及第一至第六相位选择器各自的另一个输入端；D触发器D1b-D6b各自的D端连接各自的Q非端；所述第一至第六相位选择器的输出作为所述逻辑信号DACIN。

作为具体的技术方案，所述第一电压缓存器和第二电压缓存器由带输出驱动能力的运放实现。

作为具体的技术方案，所述电流镜及比较器的具体实现方式为：包括MOS管MP1、MP2、MP5、MP6、M3、M4、MP8-MP13、M5、M6、MN0-MN3；MP1、MP2、MP5、MP6、MP8、MP9MP10、MP11、MP12、MP13的输入端分别连接工作电源，MP1的输出端分别连接M1的输入端、Mc2的输入端及M3的控制端，MP2的输出端分别连接M2的输入端、Mc1的输入端及M4的控制端；MP1、MP2、MP5、MP6的控制端分别接入一偏置电压vbp；M3、M4的输入端分别分别连接MP5、MP6的输出端，M3、M4的输出端经电流源I2接地；M5、M6的输入端分别连接MP9、MP10的输出端，输出端经电流源I3接地，控制端分别连接MP5、MP6的输出端；MN0的输入端连接MP8的输出端，输出端接地，控制端连接自身输入端及MN1的控制端；MP9的控制端连接自身输出端及MP8的控制端，MP10的控制端连接自身输出端及MP11的控制端，MP11的输出端连接MN1的输入端及MN2和MP12的控制端，MP12的输出端连接MN2的输入端及MN3和MP13的控制端，MN3的输入端与MP13的输出端的连接节点作为输出信号VOUT。

作为具体的技术方案，所述电流镜及比较器的具体实现方式为：包括MOS管MP5、MP6、MPC5、MPC6、MC3、MC4、M3、M4、MP8-MP13、M5、M6、MN0-MN3；其中，MP5、MP6、MP8、MP9MP10、MP11、MP12、MP13的输入端分别连接工作电源，MP6的输出端分别连接M1、Mc2及MPC6的输入端，MP5的输出端分别连接M2、Mc1及MPC5的输入端；MPC5、MPC6的控制端分别接入一偏置电压vbp2；MC3、MC4的输入端分别分别连接MPC5、MPC6的输出端，输出端分别连接M3、M4的输入端；MC3、MC4的控制端分别接入一偏置电压vbn2，M3、M4的控制端分别接入一偏置电压vbn1，M3、M4的输出端接地；MPC5的输出端连接MP5和MP6的控制端并同时连接M5的控制端，MPC6的输出端连接M6的控制端；M5、M6的输入端分别连接MP9、MP10的输出端，输出端分别经电流源I3接地；MN0的输入端连接MP8的输出端，输出端接地，控制端连接自身输入端及MN1的控制端；MP9的控制端连接自身输出端及MP8的控制端，MP10的控制端连接自身输出端及MP11的控制端，MP11的输出端连接MN1的输入端及MN2和MP12的控制端，MP12的输出端连接MN2的输入端及MN3和MP13的控制端，MN3的输入端与MP13的输出端的连接节点作为输出信号VOUT。

作为具体的技术方案，所述电流镜及比较器的具体实现方式为：包括MOS管MP0-MP13、M3-M6、MN0-MN3；MP0-MP13的输入端分别连接工作电源，MP1的输出端连接MP0的输出端及控制端，还分别连接M1的输入端、Mc2的输入端及M3的控制端，MP2的输出端连接MP3的输出端及控制端，还分别连接M2的输入端、Mc1的输入端及M4的控制端；MP1、MP2、MP5、MP6的控制端分别接入一偏置电压vbp；M3、M4的输入端分别分别连接MP5、MP6的输出端，MP5的输出端连接MP4的输出端及控制端，MP6的输出端连接MP7的输出端及控制端，M3、M4的输出端经电流源I2接地；M5、M6的输入端分别连接MP9、MP10的输出端，输出端经电流源I3接地，控制端分别连接MP5、MP6的输出端；MN0的输入端连接MP8的输出端，输出端接地，控制端连接自身输入端及MN1的控制端；MP9的控制端连接自身输出端及MP8的控制端，MP10的控制端连接自身输出端及MP11的控制端，MP11的输出端连接MN1的输入端及MN2和MP12的控制端，MP12的输出端连接MN2的输入端及MN3和MP13的控制端，MN3的输入端与MP13的输出端的连接节点作为输出信号VOUT。

本发明的有益效果在于：适用于一端是固定电压、另一端是变化的输入电压的实际比较工作场景，能够在成本较小的情况下实现较高精度的比较器失配电压的校准。

〖附图说明〗

图1为本发明实施例提供的比较器电路应用场景的基本原理图。

图2为基于图1基本原理图的电压比较波形图。

图3为本发明实施例提供的比较器电路的构成框图。

图4为本发明实施例提供的比较器电路的校准过程时序图。

图5为本发明实施例提供的比较器电路中的逐次逼近逻辑模块的具体实现电路。

图6为本发明实施例提供的比较器电路的第一种具体实现电路。

图7为本发明实施例提供的比较器电路的第二种具体实现电路。

图8为本发明实施例提供的比较器电路的第三种具体实现电路。

〖具体实施方式〗

本发明应用的基本场景如图1所示，即针对比较器的一端是一个固定的电压vref，比较器的另一端是一个变化的电压Vin，而且比较器输入变化的电压是比较慢的，输出的是一个较大占空比的方波，结合图2所示。这种应用场景下，在比较器电路实现时，需要较小的失配电压，因为失配电压会影响具有方波输出的占空比。

结合图3所示，本实施例提供的比较器电路，包括：作为第一级输入对的MOS管M1和MOS管M2、作为第二级输入和输出级的比较器CMP_2th、电流镜或无源负载(Current Mirroror Passive loading)、作为校准输入对的MOS管Mc1和MOS管Mc2、第一切换开关sw1、第二切换开关sw2、第一分压电阻R1、第二分压电阻R2、第一电压缓存器buff1、第二电压缓存器buff2、校准DAC、反相器Inverter、时序逻辑电路sarlagic、第一滤波电容C1、第二滤波电容C2、变化电压输入端VINN、参考电压输入端VINP。

其中，本申请采用电流镜，电流镜的镜源端连接MOS管M1和MOS管Mc1的输入端及比较器CMP_2th的输入正极，电流镜的镜像端连接MOS管M2和MOS管Mc2的输入端及比较器CMP_2th的输入负极，MOS管M1、MOS管M2的输出端经电流源I1接地，MOS管Mc1和MOS管Mc2的输出端经电流源Ic1接地，MOS管M2和MOS管Mc1的控制端分别连接参考电压输入端VINP。

时序逻辑电路sarlagic的信号输入端接入比较器CMP_2th的输出信号VOUT经反相器Inverter后的信号VOUTB，时钟输入端接入时钟信号CLKIN，使能端接入使能信号CALEN。第一分压电阻R1和第二分压电阻R2顺序串接于地与参考电压输入端VINP之间，将参考电压输入端VINP输入的恒定参考电压vref分别分压为第一电压vrefp和第二电压vrefn，第一电压vrefp和第二电压vrefn分别由第一电压缓存器buff1和第二电压缓存器buff2驱动后输入校准DAC的两个输入端，校准DAC的逻辑信号输入端接入时序逻辑电路sarlagic的逻辑信号DACIN，校准DAC的输出信号vtune接入MOS管Mc2的输出端，且校准DAC的输出端还经第二滤波电容接地。

第一切换开关sw1的输入端连接参考电压输入端VINP，输出端连接MOS管M1的控制端，控制端接入使能信号CALEN；第二切换开关sw2的输入端连接变化电压输入端VINN，输出端连接MOS管M1的控制端，控制端接入使能信号的反信号CALENB。第一切换开关sw1及第二切换开关sw2的输出端均经第一滤波电容C1接地。

结合图4所示，当校准使能信号CALEN为高，第一切换开关sw1闭合，参考电压输入端VINP输入的参考电压vref连接到MOS管M1的控制端，也就是使得MOS管M1和M2的输入电压和MOS管Mc1的输入一致；此外，参考电压vref通过R1和R2的电阻分压，获得的第一电压vrefp和第二电压vrefn分别由第一电压缓存器buff1和第二电压缓存器buff2驱动来确保驱动能力足够DAC使用；通过DAC的调整输出电压信号vtune来控制MOS管Mc2流过的电流来校准失配。校准失配的原理如下：

Voffset*(gm1+gmc1)＝vtune*gmc2-------(公式1)

其中，Voffset为失配电压，gm1为MOS管M1的电导，gmc1m1为MOS管Mc1的电导，gmc2为MOS管Mc2的电导。

通过公式1的关系可以看到，如果gmc1和gmc2相比gm1足够小，那么vtune就相比较大，也就是DAC的输出电压可以采用相比Voffset较大的电压，可以较好的实现DAC设计；同时公式中vtune的精度相比校准后最终误差放大了gm1/gmc2倍，也是原理上可以实现高精度校准失配电压的可能性。

本发明的DAC实现方面，本实施例中，校准DAC为6bit DAC，相应地，时序逻辑电路sarlagic为6位精度(即输出DACIN<5:0>)的时序逻辑电路，当然不限于6bit DAC及6位精度的时序逻辑电路。而且，校准DAC具体实现结构方面不限于电阻型DAC，也可以是电容型DAC，电阻型的DAC有利于实现、结构简单。此外，本发明中的第一电压缓存器buff1和第二电压缓存器buff2可以是带输出驱动能力的运放实现。

如5所示，时序逻辑电路sarlagic包括D触发器D0、D1a-D6a、D1b-D6b，还包括第一至第六相位选择器，第一非门、第二非门。D触发器D0的D端接入信号VOUTB，Clk端接入时钟信号CLKIN，Q端分别连接D触发器D1a-D6a各自的Clk端；D触发器D0的Q端还经第一非门后分别作为第一至第六相位选择器的一个相位选择信号，D触发器D0的Q端还经第一非门和第二非门后分别作为第一至第六相位选择器的另一个相位选择信号；D触发器D1a-D6a各自的Q端分别连接第一至第六相位选择器各自的一个输入端；D触发器D1b的Clk端接入时钟信号CLKIN，D触发器D1b-D6b中前一级的Q端连接后一级的Clk端，D触发器D1b-D6b各自的set端均连接使能信号CALEN，D触发器D1b-D6b各自的Q非端分别连接D触发器D1a-D6a的D端及第一至第六相位选择器各自的另一个输入端；D触发器D1b-D6b各自的D端连接各自的Q非端；第一至第六相位选择器的输出作为所述逻辑信号DACIN。

本发明中，电流镜及比较器CMP_2th的具体实现方式也可以有多种，以下分别进行说明：

如图6所示的为电流镜及比较器CMP_2th的第一种实现电路，其包括MOS管MP1、MP2、MP5、MP6、M3、M4、MP8、MP9、M5、M6、MP10、MP11、MP12、MP13、MN0、MN1、MN2、MN3。其中，MP1、MP2、MP5、MP6、MP8、MP9MP10、MP11、MP12、MP13的输入端分别连接工作电源，MP1的输出端分别连接M1的输入端、Mc2的输入端及M3的控制端，MP2的输出端分别连接M2的输入端、Mc1的输入端及M4的控制端；MP1、MP2、MP5、MP6的控制端分别接入一偏置电压vbp；M3、M4的输入端分别分别连接MP5、MP6的输出端，M3、M4的输出端经电流源I2接地；M5、M6的输入端分别连接MP9、MP10的输出端，输出端经电流源I3接地，控制端分别连接MP5、MP6的输出端；MN0的输入端连接MP8的输出端，输出端接地，控制端连接自身输入端及MN1的控制端；MP9的控制端连接自身输出端及MP8的控制端，MP10的控制端连接自身输出端及MP11的控制端，MP11的输出端连接MN1的输入端及MN2和MP12的控制端，MP12的输出端连接MN2的输入端及MN3和MP13的控制端，MN3的输入端与MP13的输出端的连接节点作为输出信号VOUT。

如图7所示的为电流镜及比较器CMP_2th的第二种实现电路，其包括MOS管MP5、MP6、MPC5、MPC6、MC3、MC4、M3、M4、MP8、MP9、M5、M6、MP10、MP11、MP12、MP13、MN0、MN1、MN2、MN3。其中，MP5、MP6、MP8、MP9MP10、MP11、MP12、MP13的输入端分别连接工作电源，MP6的输出端分别连接M1、Mc2及MPC6的输入端，MP5的输出端分别连接M2、Mc1及MPC5的输入端；MPC5、MPC6的控制端分别接入一偏置电压vbp2；MC3、MC4的输入端分别分别连接MPC5、MPC6的输出端，输出端分别连接M3、M4的输入端；MC3、MC4的控制端分别接入一偏置电压vbn2，M3、M4的控制端分别接入一偏置电压vbn1，M3、M4的输出端接地；MPC5的输出端连接MP5和MP6的控制端并同时连接M5的控制端，MPC6的输出端连接M6的控制端；M5、M6的输入端分别连接MP9、MP10的输出端，输出端分别经电流源I3接地；MN0的输入端连接MP8的输出端，输出端接地，控制端连接自身输入端及MN1的控制端；MP9的控制端连接自身输出端及MP8的控制端，MP10的控制端连接自身输出端及MP11的控制端，MP11的输出端连接MN1的输入端及MN2和MP12的控制端，MP12的输出端连接MN2的输入端及MN3和MP13的控制端，MN3的输入端与MP13的输出端的连接节点作为输出信号VOUT。

如图8所示的为电流镜及比较器CMP_2th的第三种实现电路，其包括MOS管MP0、MP1、MP2、MP3、MP4、MP5、MP6、MP7、M3、M4、MP8、MP9、M5、M6、MP10、MP11、MP12、MP13、MN0、MN1、MN2、MN3。其中，MP0-MP13的输入端分别连接工作电源，MP1的输出端连接MP0的输出端及控制端，还分别连接M1的输入端、Mc2的输入端及M3的控制端，MP2的输出端连接MP3的输出端及控制端，还分别连接M2的输入端、Mc1的输入端及M4的控制端；MP1、MP2、MP5、MP6的控制端分别接入一偏置电压vbp；M3、M4的输入端分别分别连接MP5、MP6的输出端，MP5的输出端连接MP4的输出端及控制端，MP6的输出端连接MP7的输出端及控制端，M3、M4的输出端经电流源I2接地；M5、M6的输入端分别连接MP9、MP10的输出端，输出端经电流源I3接地，控制端分别连接MP5、MP6的输出端；MN0的输入端连接MP8的输出端，输出端接地，控制端连接自身输入端及MN1的控制端；MP9的控制端连接自身输出端及MP8的控制端，MP10的控制端连接自身输出端及MP11的控制端，MP11的输出端连接MN1的输入端及MN2和MP12的控制端，MP12的输出端连接MN2的输入端及MN3和MP13的控制端，MN3的输入端与MP13的输出端的连接节点作为输出信号VOUT。

以上实施例仅为充分公开而非限制本发明，凡基于本发明的创作主旨、无需经过创造性劳动即可等到的等效技术特征的替换，应当视为本申请揭露的范围。

Claims

1.一种具有失配校准功能的比较器电路，包括：变化电压输入端VINN、参考电压输入端VINP、作为第一级输入对的MOS管M1和M2、作为第二级输入和输出级的比较器、电流镜；其特征在于：还包括作为校准输入对的MOS管Mc1和Mc2、第一切换开关、第二切换开关、第一分压电阻R1、第二分压电阻R2、第一电压缓存器、第二电压缓存器、校准DAC、反相器及时序逻辑电路；电流镜的镜源端连接MOS管M1和Mc1的输入端及比较器的输入正极，镜像端连接MOS管M2和Mc2的输入端及比较器的输入负极，MOS管M1、M2的输出端经电流源I1接地，MOS管Mc1和MOS管Mc2的输出端经电流源Ic1接地，MOS管M2和Mc1的控制端分别连接参考电压输入端VINP；时序逻辑电路的信号输入端接入比较器的输出信号VOUT经反相器后的信号VOUTB，时钟输入端接入时钟信号CLKIN，使能端接入使能信号CALEN；第一分压电阻R1和第二分压电阻R2顺序串接于地与参考电压输入端VINP之间，将参考电压输入端VINP输入的恒定参考电压vref分别分压为第一电压vrefp和第二电压vrefn，第一电压vrefp和第二电压vrefn分别由第一电压缓存器buff1和第二电压缓存器buff2驱动后输入校准DAC的两个输入端，校准DAC的逻辑信号输入端接入时序逻辑电路的逻辑信号DACIN，校准DAC的输出信号vtune接入MOS管Mc2的输出端，且校准DAC的输出端还经第二滤波电容接地；第一切换开关的输入端连接参考电压输入端VINP，输出端连接MOS管M1的控制端，控制端接入使能信号CALEN；第二切换开关的输入端连接变化电压输入端VINN，输出端连接MOS管M1的控制端，控制端接入使能信号的反信号CALENB。

2.根据权利要求1所述的比较器电路，其特征在于，还包括第一滤波电容C1，所述第一切换开关及第二切换开关的输出端均经第一滤波电容C1接地。

3.根据权利要求1所述的比较器电路，其特征在于，还包括第二滤波电容C2，所述校准DAC的输出端经所述第二滤波电容C2接地。

4.根据权利要求1所述的比较器电路，其特征在于，所述校准DAC为6bit DAC，所述时序逻辑电路为6位精度的时序逻辑电路。

5.根据权利要求4所述的比较器电路，其特征在于，所述时序逻辑电路包括D触发器D0、D1a-D6a、D1b-D6b，还包括第一至第六相位选择器，第一非门、第二非门；D触发器D0的D端接入信号VOUTB，Clk端接入时钟信号CLKIN，Q 端分别连接D触发器D1a-D6a各自的Clk端；D触发器D0的Q端还经第一非门后分别作为第一至第六相位选择器的一个相位选择信号，D触发器D0的Q端还经第一非门和第二非门后分别作为第一至第六相位选择器的另一个相位选择信号；D触发器D1a-D6a各自的Q端分别连接第一至第六相位选择器各自的一个输入端；D触发器D1b的Clk端接入时钟信号CLKIN，D触发器D1b-D6b中前一级的Q端连接后一级的Clk端，D触发器D1b-D6b各自的set端均连接使能信号CALEN，D触发器D1b-D6b各自的Q非端分别连接D触发器D1a-D6a的D端及第一至第六相位选择器各自的另一个输入端；D触发器D1b-D6b各自的D端连接各自的Q非端；所述第一至第六相位选择器的输出作为所述逻辑信号DACIN。

6.根据权利要求1所述的比较器电路，其特征在于，所述第一电压缓存器和第二电压缓存器由带输出驱动能力的运放实现。

7.根据权利要求1至6任意一项所述的比较器电路，其特征在于，所述电流镜及比较器的具体实现方式为：包括MOS管MP1、MP2、MP5、MP6、M3、M4、MP8-MP13、M5、M6、MN0-MN3；MP1、MP2、MP5、MP6、MP8、MP9MP10、MP11、MP12、MP13的输入端分别连接工作电源，MP1的输出端分别连接M1的输入端、Mc2的输入端及M3的控制端，MP2的输出端分别连接M2的输入端、Mc1的输入端及M4的控制端；MP1、MP2、MP5、MP6的控制端分别接入一偏置电压vbp；M3、M4的输入端分别分别连接MP5、MP6的输出端，M3、M4的输出端经电流源I2接地；M5、M6的输入端分别连接MP9、MP10的输出端，输出端经电流源I3接地，控制端分别连接MP5、MP6的输出端；MN0的输入端连接MP8的输出端，输出端接地，控制端连接自身输入端及MN1的控制端；MP9的控制端连接自身输出端及MP8的控制端，MP10的控制端连接自身输出端及MP11的控制端，MP11的输出端连接MN1的输入端及MN2和MP12的控制端，MP12的输出端连接MN2的输入端及MN3和MP13的控制端，MN3的输入端与MP13的输出端的连接节点作为输出信号VOUT。

8.根据权利要求1至6任意一项所述的比较器电路，其特征在于，所述电流镜及比较器的具体实现方式为：包括MOS管MP5、MP6、MPC5、MPC6、MC3、MC4、M3、M4、MP8-MP13、M5、M6、MN0-MN3；其中，MP5、MP6、MP8、MP9MP10、MP11、MP12、MP13的输入端分别连接工作电源，MP6的输出端分别连接M1、Mc2及MPC6的输入端，MP5的输出端分别连接M2、Mc1及MPC5的输入端；MPC5、MPC6的控制端分别接入一偏置电压vbp2；MC3、MC4的输入端分别分别连接MPC5、MPC6的输出端，输出端分别连接M3、M4的输入端；MC3、MC4的控制端分别接入一偏置电压vbn2，M3、M4的控制端分别接入一偏置电压vbn1，M3、M4的输出端接地；MPC5的输出端连接MP5和MP6的控制端并同时连接M5的控制端，MPC6的输出端连接M6的控制端；M5、M6的输入端分别连接MP9、MP10的输出端，输出端分别经电流源I3接地；MN0的输入端连接MP8的输出端，输出端接地，控制端连接自身输入端及MN1的控制端；MP9的控制端连接自身输出端及MP8的控制端，MP10的控制端连接自身输出端及MP11的控制端，MP11的输出端连接MN1的输入端及MN2和MP12的控制端，MP12的输出端连接MN2的输入端及MN3和MP13的控制端，MN3的输入端与MP13的输出端的连接节点作为输出信号VOUT。

9.根据权利要求1至6任意一项所述的比较器电路，其特征在于，所述电流镜及比较器的具体实现方式为：包括MOS管MP0-MP13、M3-M6、MN0-MN3；MP0-MP13的输入端分别连接工作电源，MP1的输出端连接MP0的输出端及控制端，还分别连接M1的输入端、Mc2的输入端及M3的控制端，MP2的输出端连接MP3的输出端及控制端，还分别连接M2的输入端、Mc1的输入端及M4的控制端；MP1、MP2、MP5、MP6的控制端分别接入一偏置电压vbp；M3、M4的输入端分别连接MP5、MP6的输出端，MP5的输出端连接MP4的输出端及控制端，MP6的输出端连接MP7的输出端及控制端，M3、M4的输出端经电流源I2接地；M5、M6的输入端分别连接MP9、MP10的输出端，输出端经电流源I3接地，控制端分别连接MP5、MP6的输出端；MN0的输入端连接MP8的输出端，输出端接地，控制端连接自身输入端及MN1的控制端；MP9的控制端连接自身输出端及MP8的控制端，MP10的控制端连接自身输出端及MP11的控制端，MP11的输出端连接MN1的输入端及MN2和MP12的控制端，MP12的输出端连接MN2的输入端及MN3和MP13的控制端，MN3的输入端与MP13的输出端的连接节点作为输出信号VOUT。