CN109067390A - 一种基于传输门和反相器的超高速时钟分频电路 - Google Patents

Abstract

本发明公开了一种基于传输门和反相器的超高速时钟分频电路；该电路分为两路，并且上下对称；本发明使用的主要器件为传输门和反相器；传输门和反相器是由较先进的集成电路工艺MOSFET器件实现；由于先进工艺下的MOSFET器件有较高的特征频率，故用它们实现传输门和反相器的能使传输门和反相器的工作频率很高。并且本发明的电路使用了双输入、双输出，使得输出结果更为精确。另一方面，本发明电路所需的器件更加少，也即是电路的尺寸更小，电路运行时功耗更小。由于是差分输入，差分输出，可以提供非交叠时钟，不用额外的电路产生非交叠时钟。可以边沿整形，使得上升下降沿，在分频后保证较高的上升下降时间。

Description

一种基于传输门和反相器的超高速时钟分频电路

技术领域

本发明涉及电路相关领域，具体讲是一种基于传输门和反相器的超高速时钟分频电路。

背景技术

在通常情况下，常见的分频技术是使用触发器与反相器构成的环路对输入时钟进行二分频。但常见的D触发器都是由较多的管子构成的，在重复调用时不光导致模块所使用的功率较高，更导致模块所消耗的硅片面积更大。而且其他常见的触发器(如TSPC触发器)在输出时可能会跟随时钟边沿出现较大的跳变，而导致在低电源电压情况下电路工作会产生偶然失误。所以这些缺点都导致了由触发器所构成的分频器在先进工艺下难以有竞争力。

经过检索发现，专利号CN200810115145.0的发明公开了一种基于触发器环的时钟分频方法及其时钟分频电路；该方法将若干个触发器的数据输入端和数据输出端依次相连接，形成一个触发器环电路；根据分频电路对占空比的要求选择触发器环中带置位端和带复位端的触发器的个数，根据时钟波形的要求确定带置位端和带复位端的触发器的位置；将触发器环电路接入系统分频电路中，以最后一个触发器的空闲数据输出端作为触发器环电路的输出端，实现时钟分频。

专利号CN201120084587.0的实用新型公开了一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口，分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数a、b、c、…转换成并联结构的分频参数a、a*b、a*b*c、…，为各级分频器提供分频参数，通过换算第一级以后逐级的分频参数实现多级分频。

专利号CN201210362745.3的发明公开了一种可变的同步时钟分频电路，包括：一时钟计数器，用于对输入的源时钟个数进行计数；一分频倍数配置寄存器，用于寄存时钟分频倍数；一比较器，当时钟计数器的值与分频倍数配置寄存器的值进行比较后，两者不等时，输出的门控逻辑的使能信号无效；当两者相等时，输出的门控逻辑的使能信号有效；一门控逻辑电路，当所述门控逻辑的使能信号无效时关闭；当所述门控逻辑的使能信号有效时，将源时钟分频后输出，且时钟计数器的值在下一个时钟周期归零。

众所周知，由于一些触发器的实现由较多的器件组成，导致触发器的尺寸比较大，而且在高速分频情况下，器件开关频率非常高，故导致产生的功耗也比较高。而另一些由较少器件构成的触发器在工作时，输出会受到输入时钟的较大干扰，导致输出上毛刺等现象较为频繁。基于上述两点，本发明提出一种基于传输门和反相器的超高速时钟分频电路。

发明内容

因此，为了解决上述不足，本发明在此提供一种基于传输门和反相器的超高速时钟分频电路；本发明使用的主要器件为传输门和反相器；传输门和反相器是由较先进的集成电路工艺MOSFET器件实现；由于先进工艺下的MOSFET器件有较高的特征频率，故用它们实现传输门和反相器的能使传输门和反相器的工作频率很高。并且本发明的电路使用了双输入、双输出，使得输出结果更为精确。

本发明是这样实现的，构造一种基于传输门和反相器的超高速时钟分频电路，其特征在于：该电路分为两路，并且上下对称；

两路电路的第一个器件分别为传输门T1_1和T2_1；它们的输出与对应的反相器I1_1和I2_1连接，且反相器I1_1的输出与反相器I2_1的输入相连、反相器I2_1的输出与反相器I1_1的输入相连；反相器I1_1和I2_1的输出与对应的反相器I1_2和I2_2连接；这两个反相器的后面再与对应的传输门T1_2和T2_2连接；传输门T1_2和T2_2的输出分别再接对应的反相器I1_3和I2_3，且反相器I1_3的输出与反相器I2_3的输入相连、反相器I2_3的输出与反相器I1_3的输入相连；反相器I1_3和I2_3的输出与对应的反相器I1_4和I2_4连接；而反相器I1_4和I2_4的输出分别接到另一路的第一个传输门的输入，构成一个分频环路。

作为上述技术方案的改进，所述一种基于传输门和反相器的超高速时钟分频电路，两路的第一个传输门的正控制端都接初相为0的时钟，而负控制端都接初相为180的时钟；而第二个传输门正控制端都接初相为180的时钟，而负控制端都接初相为0的时钟。

作为上述技术方案的改进，所述一种基于传输门和反相器的超高速时钟分频电路，如果，触发器T1_1的输入节点为A，触发器T1_1的输入节点为B，称反相器I1_2和I2_2的输出分别为C和D；于是反相器I1_4和I2_4的输出即分别为B和A；其中A、B、C、D都可以作为分频的输出；

该电路的工作过程如下；

输入的时钟信号为相互反向的，非交叠的；由T1_1、I1_1、I2_1、I1_2、T1_2、I1_3、I2_3、I1_4或T2_1、I2_1、I1_1、I2_2、T2_2、I2_3、I1_3、I2_4组成的电路，可以看出这些构成了一个D触发器；但是由于两个D触发器融合在一起，本发明的电路使用的器件就相对地比两个D触发器所使用的器件少了；故功率和尺寸就相对地减少了；其中I1_1和I2_1、I1_3和I2_3可以分别稳定另一条支路的点，使得看起来是动态的触发器获得了静态出发其的稳定；由于使用的是差分信号，上述提到的4个反相器可以很好地利用差分特性，相互稳定另一条支路；从动态来看，相互首尾相连的反相器可以使得信号边沿更加倾斜，而没有普通分频后信号的上升、下降沿更慢；输出由两路差分信号构成，在实际使用中可以将两路信号同时引出，也可只将一路信号引出，作为系统或模块的时钟使用；

由于电路中有反相器I1_1、I2_1和I1_3、I2_3的存在，所以在电路上电时一定会保证A与B反向、C与D反向；当时钟信号存在输入时电路的分频功能开始作用；当CLK为高电平时，C＝A，D＝B；当CLK为低电平是，B＝C，A＝D。

本发明具有如下优点：本发明在此提供一种基于传输门和反相器的超高速时钟分频电路；具有如下改进及优点：

其一，通过改进之后，触发器T1_1的输入节点为A，称触发器T1_1的输入节点为B，称反相器I1_2和I2_2的输出分别为C和D。于是反相器I1_4和I2_4的输出即分别为B和A。其中A、B、C、D都可以作为分频的输出。

其二，输入的时钟信号为相互反向的，非交叠的。假如我们仅看由T1_1、I1_1、I2_1、I1_2、T1_2、I1_3、I2_3、I1_4或T2_1、I2_1、I1_1、I2_2、T2_2、I2_3、I1_3、I2_4组成的电路，可以看出这些构成了一个D触发器。但是由于两个D触发器融合在一起，本发明的电路使用的器件就相对地比两个D触发器所使用的器件少了。故功率和尺寸就相对地减少了。

其三，I1_1和I2_1、I1_3和I2_3可以分别稳定另一条支路的点，使得看起来是动态的触发器获得了静态出发其的稳定。由于使用的是差分信号，上述提到的4个反相器可以很好地利用差分特性，相互稳定另一条支路。从动态来看，相互首尾相连的反相器可以使得信号边沿更加倾斜，而没有普通分频后信号的上升、下降沿更慢。输出由两路差分信号构成，在实际使用中可以将两路信号同时引出，也可只将一路信号引出，作为系统或模块的时钟使用。

其四，由于电路中有反相器I1_1、I2_1和I1_3、I2_3的存在，所以在电路上电时一定会保证A与B反向、C与D反向；当时钟信号存在输入时电路的分频功能开始作用。当CLK为高电平时，C＝A，D＝B；当CLK为低电平是，B＝C，A＝D。若制一两个简单的图表，即可直观地看出本发明提出的电路的主要功能。

故，本发明电路所需的器件更加少，也即是电路的尺寸更小，电路运行时功耗更小。由于是差分输入，差分输出，可以提供非交叠时钟，不用额外的电路产生非交叠时钟。可以边沿整形，使得上升下降沿，在分频后保证较高的上升下降时间。

附图说明

图1是本发明对应的电路结构框图。

图2是单条支路构成的触发器。

具体实施方式

下面将结合附图1-图2对本发明进行详细说明，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明通过改进在此提供一种基于传输门和反相器的超高速时钟分频电路，如图1所示，可以按照如下方式予以实施；该电路分为两路，并且上下对称。两路电路的第一个器件为传输门，分别称为T1_1和T2_1；它们的输出都接一个反相器，分别称为I1_1和I2_1，且I1_1的输出与I2_1的输入相连、I2_1的输出与I1_1的输入相连；I1_1和I2_1的输出都另外接了一个反相器，分别称为I1_2和I2_2；这两个反相器的后面再分别接一个传输门，分别称为T1_2和T2_2；它们的输出分别再接一个反相器，分别称为I1_3和I2_3，且I1_3的输出与I2_3的输入相连、I2_3的输出与I1_3的输入相连；I1_3和I2_3的输出都另外接了一个反相器，分别称为I1_4和I2_4；而这两个反相器输出分别接到另一路的第一个传输门的输入，构成一个分频环路。两路的第一个传输门的正控制端都接初相为0的时钟，而负控制端都接初相为180的时钟；而第二个传输门正控制端都接初相为180的时钟，而负控制端都接初相为0的时钟。如附图1所显示的那样。

现在，我们称触发器T1_1的输入节点为A，称触发器T1_1的输入节点为B，称反相器I1_2和I2_2的输出分别为C和D。于是反相器I1_4和I2_4的输出即分别为B和A。其中A、B、C、D都可以作为分频的输出。

下面对本发明电路工作的过程进行说明：

输入的时钟信号为相互反向的，非交叠的。假如我们仅看由T1_1、I1_1、I2_1、I1_2、T1_2、I1_3、I2_3、I1_4或T2_1、I2_1、I1_1、I2_2、T2_2、I2_3、I1_3、I2_4组成的电路，可以看出这些构成了一个D触发器。但是由于两个D触发器融合在一起，本发明的电路使用的器件就相对地比两个D触发器所使用的器件少了。故功率和尺寸就相对地减少了。其中I1_1和I2_1、I1_3和I2_3可以分别稳定另一条支路的点，使得看起来是动态的触发器获得了静态出发其的稳定。由于使用的是差分信号，上述提到的4个反相器可以很好地利用差分特性，相互稳定另一条支路。从动态来看，相互首尾相连的反相器可以使得信号边沿更加倾斜，而没有普通分频后信号的上升、下降沿更慢。输出由两路差分信号构成，在实际使用中可以将两路信号同时引出，也可只将一路信号引出，作为系统或模块的时钟使用。

由于电路中有反相器I1_1、I2_1和I1_3、I2_3的存在，所以在电路上电时一定会保证A与B反向、C与D反向；当时钟信号存在输入时电路的分频功能开始作用。当CLK为高电平时，C＝A，D＝B；当CLK为低电平是，B＝C，A＝D。

若制一两个简单的图表，即可直观地看出本发明提出的电路的主要功能。

CLK	X	1	0	1	0	1	0	1	0
										/CLK	X	0	1	0	1	0	1	0	1
A	1	1	0	0	1	1	0	0	1
										B	0	0	1	1	0	0	1	1	0
C	1	1	1	0	0	1	1	0	0
										D	0	0	0	1	1	0	0	1	1

综上所述，本发明电路所需的器件更加少，也即是电路的尺寸更小，电路运行时功耗更小。由于是差分输入，差分输出，可以提供非交叠时钟，不用额外的电路产生非交叠时钟。可以边沿整形，使得上升下降沿，在分频后保证较高的上升下降时间。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (3)

1.一种基于传输门和反相器的超高速时钟分频电路，其特征在于：该电路分为两路，并且上下对称；

两路电路的第一个器件分别为传输门T1_1和T2_1；它们的输出与对应的反相器I1_1和I2_1连接，且反相器I1_1的输出与反相器I2_1的输入相连、反相器I2_1的输出与反相器I1_1的输入相连；反相器I1_1和I2_1的输出与对应的反相器I1_2和I2_2连接；这两个反相器的后面再与对应的传输门T1_2和T2_2连接；传输门T1_2和T2_2的输出分别再接对应的反相器I1_3和I2_3，且反相器I1_3的输出与反相器I2_3的输入相连、反相器I2_3的输出与反相器I1_3的输入相连；反相器I1_3和I2_3的输出与对应的反相器I1_4和I2_4连接；而反相器I1_4和I2_4的输出分别接到另一路的第一个传输门的输入，构成一个分频环路。

2.根据权利要求1所述一种基于传输门和反相器的超高速时钟分频电路，其特征在于：两路的第一个传输门的正控制端都接初相为0的时钟，而负控制端都接初相为180的时钟；而第二个传输门正控制端都接初相为180的时钟，而负控制端都接初相为0的时钟。

3.根据权利要求1所述一种基于传输门和反相器的超高速时钟分频电路，其特征在于：如果，触发器T1_1的输入节点为A，触发器T1_1的输入节点为B，称反相器I1_2和I2_2的输出分别为C和D；于是反相器I1_4和I2_4的输出即分别为B和A；其中A、B、C、D都可以作为分频的输出；

该电路的工作过程如下；

输入的时钟信号为相互反向的，非交叠的；由T1_1、I1_1、I2_1、I1_2、T1_2、I1_3、I2_3、I1_4或T2_1、I2_1、I1_1、I2_2、T2_2、I2_3、I1_3、I2_4组成的电路，可以看出这些构成了一个D触发器；其中I1_1和I2_1、I1_3和I2_3可以分别稳定另一条支路的点，使得看起来是动态的触发器获得了静态出发其的稳定；由于使用的是差分信号，上述提到的4个反相器可以很好地利用差分特性，相互稳定另一条支路；从动态来看，相互首尾相连的反相器可以使得信号边沿更加倾斜，而没有普通分频后信号的上升、下降沿更慢；输出由两路差分信号构成，在实际使用中可以将两路信号同时引出，也可只将一路信号引出，作为系统或模块的时钟使用；

由于电路中有反相器I1_1、I2_1和I1_3、I2_3的存在，所以在电路上电时一定会保证A与B反向、C与D反向；当时钟信号存在输入时电路的分频功能开始作用；当CLK为高电平时，C＝A，D＝B；当CLK为低电平是，B＝C，A＝D。