CN111711447A - 一种预分频器及分频器 - Google Patents

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Abstract

本发明实施例公开了一种预分频器及分频器，该预分频器包括：第一触发器、与第一触发器连接M个第二触发器、与第一触发器和M个第二触发器连接的第三触发器和至少一个开关组，M为正整数。其中，第一触发器、M个第二触发器和第三触发器的输入端均与输入信号相连接；第一触发器的差分输出端通过至少一个开关组中的一个开关组、与M个第二触发器的第一个第二触发器的差分输入端相连接。本发明实施例，提供一种预分频器，可以解决预分频器进行预分频处理的灵活性较差的问题。

Description

一种预分频器及分频器
技术领域
本发明实施例涉及射频集成电路领域，尤其涉及一种预分频器及分频器。
背景技术
预分频器，是分频器的重要组成部分之一，预分频器可以对一个信号(例如高频时钟信号)进行预分频处理，以将该高频时钟信号分频到另一个信号(例如低频时钟信号)，从而可以将该低频时钟信号与参考时钟信号进行比较。通常，若一个信号为高频段信号，则可以通过一种预分频器(例如8或9双模预分频器)进行预分频处理；或者，若一个信号为低频段信号，则可以通过另一种预分频器(例如4或5双模预分频器)进行预分频处理，以通过不同的分频比对信号进行分频处理，以提升预分频器的分频效果。
但是，由于在对不同信号(例如不同频段的信号)进行分频处理时，需要采用不同的预分频器进行预分频处理，即一种预分频器仅可以对一种信号进行预分频处理，因此导致预分频器进行预分频处理的灵活性较差。
发明内容
本发明实施例提供一种预分频器及分频器，可以解决预分频器进行预分频处理的灵活性较差的问题。
为了解决上述技术问题，本发明实施例采用如下技术方案：
本发明实施例的第一方面，提供一种预分频器，该预分频器包括第一触发器、与该第一触发器连接M个第二触发器、与该第一触发器和该M个第二触发器连接的第三触发器和至少一个开关组，M为正整数。其中，第一触发器、M个第二触发器和第三触发器的输入端均与输入信号相连接；该第一触发器的差分输出端通过该至少一个开关组中的一个开关组、与该M个第二触发器的第一个第二触发器的差分输入端相连接，该第一触发器的差分输出端还通过该至少一个开关组中的另一个开关组、与该M个第二触发器中的第N个第二触发器的差分输入端相连接；该M个第二触发器的最后一个第二触发器的差分输出端与该第三触发器的第一差分输入端、该第一触发器的第二差分输入端相连接，该第三触发器的差分输出端与该第一触发器的第一差分输入端相连接；N小于等于M，N为正整数。
本申请实施例的第二方面，提供一种分频器，该分频器包括如第一方面所述的预分频器。
在本申请实施例中，该预分频器包括第一触发器、与该第一触发器连接M个第二触发器、与该第一触发器和该M个第二触发器连接的第三触发器和至少一个开关组，M为正整数。其中，第一触发器、M个第二触发器和第三触发器的输入端均与输入信号相连接；该第一触发器的差分输出端通过该至少一个开关组中的一个开关组、与该M个第二触发器的第一个第二触发器的差分输入端相连接，该第一触发器的差分输出端还通过该至少一个开关组中的另一个开关组、与该M个第二触发器中的第N个第二触发器的差分输入端相连接；该M个第二触发器的最后一个第二触发器的差分输出端与该第三触发器的第一差分输入端、该第一触发器的第二差分输入端相连接，该第三触发器的差分输出端与该第一触发器的第一差分输入端相连接；N小于等于M，N为正整数。由于可以通过控制至少一个开关组中的多个开关组的工作状态(即导通状态或断开状态)，以通过不同数目的触发器对输入信号进行分频处理，以进行不同种的分频处理，因此可以提升预分频器进行预分频处理的灵活性。
附图说明
图1为本申请实施例提供的一种预分频器的电路结构示意图之一；
图2为本申请实施例提供的一种预分频器的电路结构示意图之二；
图3为本申请实施例提供的一种预分频器的电路结构示意图之三。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本申请实施例的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一耦合线和第二耦合线等是用于区别不同的媒体文件，而不是用于描述媒体文件的特定顺序。
在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。例如，多个元件是指两个元件或两个以上元件。
本文中术语“和/或”，是一种描述关联对象的关联关系，表示可以存在三种关系，例如，显示面板和/或背光，可以表示：单独存在显示面板，同时存在显示面板和背光，单独存在背光这三种情况。本文中符号“/”表示关联对象是或者的关系，例如输入/输出表示输入或者输出。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
本申请实施例提供一种预分频器，由于可以通过控制至少一个开关组中的多个开关组的工作状态(即导通状态或断开状态)，以通过不同数目的触发器对输入信号进行分频处理，以进行不同种的分频处理，因此可以提升预分频器进行预分频处理的灵活性。
下面结合附图，通过具体的实施例及其应用场景对本申请实施例提供的一种预分频器进行详细地说明。
在相关技术中，当振荡器工作在高频段时，对振荡器进行4或5分频的时钟频率过高，将不能够让下一级数字逻辑电路正常工作，因此需要对4或5双模预分频扩展到8或9双模预分频来降低数字逻辑的输入时钟速率。但8或9双模预分频器相对于4或5双模预分频器实现的最小分频比往往很大，这将导致整个锁相环的近端相位噪声性能下降。因此，应用中需要在低频段采用4或5双模预分频器而在高频段采用8或9双模预分频器，以此实现功能和性能的最优匹配。
然而，由于单个4或5双模预分频器和单个8或9双模预分频器通过开关切换来实现不同频段范围应用的设计方案，将会增加设计的复杂性以及芯片的面积和功耗，因此如何在节省面积和功耗的前提下，实现4或5双模预分频器与8或9双模预分频器集成以及切换成为急需解决的技术难题。
本申请实施例提供的一种预分频器，该预分频器包括：上述预分频器包括第一触发器NAND_CML_DFF1、与该第一触发器NAND_CML_DFF1连接M个第二触发器、与该第一触发器NAND_CML_DFF1和该M个第二触发器连接的第三触发器NAND_CML_DFF2和至少一个开关组，M为正整数。
本申请实施例中，上述第一触发器NAND_CML_DFF1、M个第二触发器和第三触发器NAND_CML_DFF2的输入端均与输入信号相连接；该第一触发器NAND_CML_DFF1的差分输出端通过至少一个开关组中的一个开关组、与M个第二触发器的第一个第二触发器的差分输入端相连接，该第一触发器NAND_CML_DFF1的差分输出端还通过至少一个开关组中的另一个开关组、与M个第二触发器中的第N个第二触发器的差分输入端相连接；该M个第二触发器的最后一个第二触发器的差分输出端与第三触发器NAND_CML_DFF2的第一差分输入端、第一触发器NAND_CML_DFF1的第二差分输入端相连接，该第三触发器NAND_CML_DFF2的差分输出端与第一触发器NAND_CML_DFF1的第一差分输入端相连接；N小于等于M，N为正整数。
本申请实施例中，上述输入信号具体可以为振荡器(例如压控振荡器)输出的信号。
可选的，本申请实施例中，上述输入信号可以包括CLK+和CLK-。
可以理解，当输入信号由第一触发器NAND_CML_DFF1的输入端进入该第一触发器NAND_CML_DFF1中，再由第一触发器NAND_CML_DFF1的输出端到第三触发器NAND_CML_DFF2的差分输入端，最终由第三触发器NAND_CML_DFF2的输出端进入至该第一触发器NAND_CML_DFF1中，从而实现2或3分频功能。当时钟通路上增加M个D触发器时，相当于增加2M个时钟信号，即通过开关组使得M＝1时，时钟通路上增加2个时钟信号，从而实现4或5分频功能；通过开关组使得M＝3时，时钟通路上增加6个时钟信号，从而实现8或9分频功能。
本申请实施例中，上述至少一个开关组用于控制触发器对输入信号进行分频处理。
可选的，本申请实施例中，上述至少一个开关组可以包括第一类开关组(例如下述实施例中的第一开关组和第三开关组)和第二类开关组(例如下述实施例中的第二开关组)，该第一类开关组用于控制第一触发器NAND_CML_DFF1、M个第二触发器和第三触发器NAND_CML_DFF2对输入信号进行分频处理，该第二类开关组用于控制第一触发器NAND_CML_DFF1、第N个第二触发器和第三触发器NAND_CML_DFF2对输入信号进行分频处理。
可选的，本申请实施例中，在第一类开关组处于导通状态的情况下，第二类开关组处于断开状态；或者，在第一类开关组处于断开状态的情况下，第二类开关组处于导通状态。
需要说明的是，上述“导通状态”可以理解为：输入信号可以由开关组的一端输入，并由该开关组的另一端输出的状态；上述“断开状态”可以理解为：输入信号由开关组的一端输入，且不能由该开关组的另一端输出的状态。
可以理解，可以通过控制第一类开关组处于导通状态、且第二类开关组处于断开状态，以使得输入信号可以由一些触发器进行分频处理，并可以通过第一类开关组处于断开状态、且第二类开关组处于导通状态，以使得输入信号可以由另一些触发器进行分频处理，即可以通过不同数目的触发器对输入信号进行分频处理，以对输入信号进行不同种的分频处理。
可选的，本申请实施例中，上述至少一个开关组中的每个开关组可以包括两个开关，每个开关具体可以为传输门。
可选的，本申请实施例中，在SW45＝0、SWB45＝1时，第一类开关组可以处于导通状态、且第二类开关组可以处于断开状态；或者，在SW45＝1、SWB45＝0时，第一类开关组可以处于断开状态、且第二类开关组可以处于导通状态。
可选的，本申请实施例中，上述第一触发器为与非门D触发器，上述M个第二触发器为D触发器，上述第三触发器为与非门D触发器。
可选的，本申请实施例中，上述M个第二触发器中第一个第二触发器的差分输出端与该M个第二触发器中的第二个第二触发器的差分输入端相连接，以此类推，直至M个第二触发器中的第M-1个第二触发器。
可以理解，输入信号可以由第一个第二触发器的差分输入端进入该第一个第二触发器中进行分频处理，并由该第一个第二触发器的差分输出端进入第二个第二触发器中进行分频处理，以及由该第二个第二触发器的差分输出端进入第三个第二触发器中进行分频处理，以此类推，直至输入信号可以进入最后一个第二触发器中进行分频处理。
本申请实施例中，可以通过多个第二触发器依次相连接，以通过该多个第二触发器对输入信号进行分频处理，以提升对输入信号进行分频处理的分频比。
可选的，本申请实施例中，上述第三触发器的第二差分输入端与控制信号相连接。
可选的，本申请实施例中，上述控制信号可以包括模式控制信号MODE和其反相信号MODEB。
可选的，本申请实施例中，当控制信号MODE＝0、MODEB＝1时，第三触发器NAND_CML_DFF2输出恒定为高电平，相当于把第三触发器NAND_CML_DFF2旁路掉，从而实现一种分频处理模式，相反，当控制信号MODE＝1、MODEB＝0时，第三触发器NAND_CML_DFF2的加入会导致逻辑中额外增加一个时钟周期，从而实现另一种分频处理模式。
图1示出了本申请实施例提供的一种预分频器的结构示意图。如图1所示，上述M个第二触发器包括第一子触发器CML_DFF1、第二子触发器CML_DFF2和第三子触发器CML_DFF3；上述至少一个开关组包括第一开关组(例如T1和T2)、第二开关组(例如T5和T6)和第三开关组(例如T3和T4)。
本申请实施例中，上述第一开关组的第一端与第一触发器NAND_CML_DFF1的差分输出端(例如Qp和Qn)、第二开关组的第一端相连接，该第一开关组的第二端与第一子触发器CML_DFF1的差分输入端(例如Dp和Dn)相连接，该第二子触发器CML_DFF2的差分输出端与第三开关组的第一端相连接，该第三开关组的第二端与第二开关组的第二端、该第三子触发器CML_DFF3的差分输入端(例如Dp和Dn)相连接，该第三子触发器CML_DFF3的差分输出端(例如Qp和Qn)与第三触发器NAND_CML_DFF3的第一差分输入端(例如Ap和An)、第一触发器NAND_CML_DFF1的第二差分输入端(例如Bp和Bn)相连接；该第三触发器NAND_CML_DFF3的差分输出端与第一触发器NAND_CML_DFF1的第一差分输入端(例如Ap和An)相连接。
可以理解，本申请实施例中，第一开关组中的开关T1的第一端与第一触发器NAND_CML_DFF1的差分输出端Qp、第二开关组的开关T5的第一端相连接，该第一开关组中的开关T2的第一端与第一触发器NAND_CML_DFF1的差分输出端Qn、第二开关组的开关T6的第一端相连接；该开关T1的第二端与第一子触发器CML_DFF1的差分输入端Dp相连接，该开关T2的第二端与第一子触发器CML_DFF1的差分输入端Dn相连接，该第一子触发器CML_DFF1的差分输出端Qp与第二子触发器CML_DFF2的差分输入端Dp相连接，该第一子触发器CML_DFF1的差分输出端Qn与第二子触发器CML_DFF2的差分输入端Dn相连接，该第二子触发器CML_DFF2的差分输出端Qp与第三开关组的开关T3的第一端相连接，该第二子触发器CML_DFF2的差分输出端Qn与第四开关组的开关T4的第一端相连接，该开关T3的第二端与开关T5的第二端、该第三子触发器CML_DFF3的差分输入端Dp相连接，该开关T4的第二端与开关T6的第二端、该第三子触发器CML_DFF3的差分输入端Dn相连接，该第三子触发器CML_DFF3的差分输出端Qp与第三触发器NAND_CML_DFF3的第一差分输入端An、第一触发器NAND_CML_DFF1的第二差分输入端Bp相连接，该第三子触发器CML_DFF3的差分输出端Qn与第三触发器NAND_CML_DFF3的第一差分输入端Ap、第一触发器NAND_CML_DFF1的第二差分输入端Bn相连接，该第三触发器NAND_CML_DFF3的差分输出端Qp与第一触发器NAND_CML_DFF1的第一差分输入端Ap相连接，该第三触发器NAND_CML_DFF3的差分输出端Qn与第一触发器NAND_CML_DFF1的第一差分输入端An相连接。
本申请实施例中，当开关SW45＝0、SWB45＝1时，输入信号经过第一触发器NAND_CML_DFF1、第一子触发器CML_DFF1、第二子触发器CML_DFF2、第三子触发器CML_DFF3、第三触发器NAND_CML_DFF2实现一种分频功能(例如8或9分频功能)；当开关SW45＝1、SWB45＝0时，输入信号经过第一触发器NAND_CML_DFF1、第三子触发器CML_DFF3、第三触发器NAND_CML_DFF2，整个时钟通路上少了两级触发器，减少了4个时钟周期，从而实现另一种分频功能(例如4或5分频功能)。
本申请实施例提供一种预分频器，该预分频器包括第一触发器、与该第一触发器连接M个第二触发器、与该第一触发器和该M个第二触发器连接的第三触发器和至少一个开关组，M为正整数。其中，第一触发器、M个第二触发器和第三触发器的输入端均与输入信号相连接；该第一触发器的差分输出端通过该至少一个开关组中的一个开关组、与该M个第二触发器的第一个第二触发器的差分输入端相连接，该第一触发器的差分输出端还通过该至少一个开关组中的另一个开关组、与该M个第二触发器中的第N个第二触发器的差分输入端相连接；该M个第二触发器的最后一个第二触发器的差分输出端与该第三触发器的第一差分输入端、该第一触发器的第二差分输入端相连接，该第三触发器的差分输出端与该第一触发器的第一差分输入端相连接；N小于等于M，N为正整数。由于可以通过控制至少一个开关组中的多个开关组的工作状态(即导通状态或断开状态)，以通过不同数目的触发器对输入信号进行分频处理，以进行不同种的分频处理，因此可以提升预分频器进行预分频处理的灵活性。
可以理解，本申请可以通过在不增加面积和功耗的前提下，集成了多种分频的功能(例如4或5分频与8或9分频的功能)。
可选的，本申请实施例中，结合图1，如图2所示，上述第一触发器NAND_CML_DFF1包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14。
本申请实施例中，上述第一触发器NAND_CML_DFF1的第一差分输入端包括第三差分输入端Ap和第四差分输入端An，第一触发器NAND_CML_DFF1的第二差分输入端包括第五差分输入端Bp和第六差分输入端Bn；该第一触发器NAND_CML_DFF1的差分输出端包括第一差分输出端Qp和第二差分输出端Qn。
本申请实施例中，上述第五差分输入端Bp与第一晶体管M1的栅级相连接，该第一晶体管M1的源极与第二晶体管M2的漏极相连接，该第二晶体管M2的栅极与第三差分输入端Ap相连接，该第二晶体管M2的源极与第五晶体管M5的漏极相连接，该第五晶体管M5的栅极与输入信号CLKP相连接，该第五晶体管M5的源极接地；该第二晶体管M2的源极分别与第三晶体管M3的源极、第四晶体管M4的源极相连接；第三晶体管M3的栅极与第四差分输入端An相连接，该第四晶体管M4的栅极与第六差分输入端Bn相连接，该第三晶体管M3的漏极与第四晶体管M4的漏极、第二电阻R2的第二端相连接；该第二电阻R2的第一端与第一电阻R1的第一端共同与VDD相连接，该第一电阻R1的第二端与第一晶体管M1的漏极相连接；该第一电阻R1的第二端还与第六晶体管M6的漏极、该第七晶体管M7的栅极、该第十晶体管M10的栅极相连接；该第二电阻R2的第二端还与第六晶体管M6的栅极、该第七晶体管M7的漏极、第十一晶体管M11的栅极相连接；该第六晶体管M6的源极、该第七晶体管M7的源极与该第八晶体管M8的漏极相连接，该第八晶体管M8的栅极与第九晶体管M9的栅极相连接；该第八晶体管M8的源极和第九晶体管M9的源极接地；该第九晶体管M9的漏极与第十晶体管M10的源极、第十一晶体管M11的源极相连接；该第十晶体管M10的漏极与第三电阻R3的第二端、该第十二晶体管M12的漏极、该第二差分输出端Qn、该第十三晶体管M13的栅极相连接；该第十一晶体管M11的漏极与第四电阻R4的第二端相连接；该第四电阻R4的第一端与第三电阻R3的第一端共同与VDD相连接；该第十一晶体管M11的漏极还与第一差分输出端Qp、该第十三晶体管M13的漏极、该第十二晶体管M12的栅极相连接；该第十二晶体管M12的源极、该第十三晶体管M13的源极与第十四晶体管M14的漏极相连接，该第十四晶体管M14的栅极与输入信号CLKP相连接，该第十四晶体管M14的源极接地。
可选的，本申请实施例中，上述第三触发器NAND_CML_DFF2的结构与第一触发器NAND_CML_DFF1的结构可以相同。
可以理解，本申请的第一触发器NAND_CML_DFF1和第二NAND_CML_DFF2可以均采用差分结构，以有效抑制共模噪声。其中，第一触发器NAND_CML_DFF1(或第三触发器NAND_CML_DFF2)包括14个晶体管，4个电阻。针对第一触发器NAND_CML_DFF1，该第一触发器NAND_CML_DFF1包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电阻R1、第二电阻R2构成了第一级锁存器结构；第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第三电阻R3、第四电阻R4构成了第二级锁存器结构。其中第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第一电阻R1、第二电阻R2构成了第一级锁存器的采样支路，第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电阻R1、第二电阻R2构成了第一级锁存器的保持支路；其中第九晶体管M9、第十晶体管M10、第十一晶体管M11、第三电阻R3、第四电阻R4构成了第二级锁存器的采样支路，第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第三电阻R3、第四电阻R4构成了第二级锁存器的保持支路。第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4实现整个第一触发器NAND_CML_DFF1的与非门的集成。
本申请实施例中，结合图2，当输入信号CLKP＝1，CLKN＝0时，第一级锁存器的采样支路对信号进行“采样”，此时，经过与非逻辑的差分输入信号将被传递到差分输出端，第二级锁存器的保持支路对信号进行“保持”，刷新原来第二级锁存器差分输出端的状态；当输入信号CLKP＝0，CLKN＝1时，第一级锁存器对信号进行保持，第二级锁存器的采样支路对上个时钟高电平时第一级锁存器的差分输出端的信号进行“采样”，从而在一个时钟周期内完整地将差分输入信号传递到差分输出端。
可选的，本申请实施例中，结合图1，如图3所示，针对M个第二触发器中的每个第二触发器，一个第二触发器包括：第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24、第二十五晶体管M25和第二十六晶体管M26。
本申请实施例中，一个第二触发器的差分输入端包括第七差分输入端Dp和第八差分输入端Dn；所述一个第二触发器的差分输出端包括第三差分输出端Qp和第四差分输出端Qn；
本申请实施例中，上述第十五晶体管M15的栅极与第七差分输入端Dp相连接，该第十五晶体管M15的源极、该第十六晶体管M16的源极与第十七晶体管M17的漏极相连接，该第十六晶体管M16的栅极与第八差分输入端Dn相连接，该第十七晶体管M17的栅极与输入信号CLKP相连接，该第十七晶体管M17的源极接地；该第十五晶体管M15的漏极与第五电阻R5的第二端、该第十八晶体管M18的漏极、该第十九晶体管M19的栅极、该第二十二晶体管M22的栅极相连接；该第十六晶体管M16的漏极与第六电阻R6的第二端、该第十八晶体管M18的栅极、该第十九晶体管M19的漏极、该第二十一晶体管M21的栅极相连接；该第五电阻R5的第一端与第六电阻R6的第一端共同与VDD相连接；该第十八晶体管M18的源极、该第十九晶体管M19的源极与第二十晶体管M20的漏极相连接，该第二十晶体管M20的源极接地，该第二十晶体管M20的栅极与第二十三晶体管M23的栅极相连接，该第二十三晶体管M23的源极接地，该第二十三晶体管M23的漏极与第二十一晶体管M21的源极、第二十二晶体管M22的源极相连接；该第二十一晶体管M21的漏极与第七电阻R7的第二端、该第二十四晶体管M24的漏极、该第四差分输出端Qn、该第二十五晶体管M25的栅极相连接；该第二十二晶体管M22的漏极与第八电阻R8的第二端、该第三差分输出端Qp、该第二十四晶体管M24的栅极、该第二十五晶体管M25的漏极相连接；该第二十四晶体管M24的源极、该第二十五晶体管M25的源极与第二十六晶体管M26的漏极相连接，该第二十六晶体管M26的栅极与输入信号CLKP相连接，该第二十六晶体管M26的源极接地。
可选的，本申请实施例中，上述第一子触发器CML_DFF1、第二子触发器CML_DFF2和第三子触发器CML_DFF1的结构可以均相同。
可以理解，上述第一子触发器CML_DFF1、第二子触发器CML_DFF2和第三子触发器CML_DFF1均采用差分结构，以有效抑制共模噪声。以第一子触发器CML_DFF1为例，该第一子触发器CML_DFF1可以包括12个晶体管，4个电阻。第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第五电阻R5、第六电阻R6构成了第一级锁存器结构；第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24、第二十五晶体管M25、第二十六晶体管M26、第七电阻R7、第八电阻R8构成了第二级锁存器结构。其相对于图3中的第一触发器NAND_CML_DFF1少了与非逻辑的晶体管，但具体实施方式与第一触发器NAND_CML_DFF1相同。
本申请实施例还提供一种分频器，该分频器包括上述实施例中所述的预分频器。
本申请实施例提供一种分频器，由于可以通过控制至少一个开关组中的多个开关组的工作状态(即导通状态或断开状态)，以通过不同数目的触发器对输入信号进行分频处理，以进行不同种的分频处理，因此可以提升预分频器进行预分频处理的灵活性。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本发明的保护之内。

Claims (8)

1.一种预分频器，其特征在于，所述预分频器包括第一触发器、与所述第一触发器连接M个第二触发器、与所述第一触发器和所述M个第二触发器连接的第三触发器和至少一个开关组，M为正整数；
其中，所述第一触发器、所述M个第二触发器和所述第三触发器的输入端均与输入信号相连接；所述第一触发器的差分输出端通过所述至少一个开关组中的一个开关组、与所述M个第二触发器的第一个第二触发器的差分输入端相连接，所述第一触发器的差分输出端还通过所述至少一个开关组中的另一个开关组、与所述M个第二触发器中的第N个第二触发器的差分输入端相连接；所述M个第二触发器的最后一个第二触发器的差分输出端与所述第三触发器的第一差分输入端、所述第一触发器的第二差分输入端相连接，所述第三触发器的差分输出端与所述第一触发器的第一差分输入端相连接；N小于等于M，N为正整数。
2.根据权利要求1所述的预分频器，其特征在于，所述第一触发器为与非门D触发器，所述M个第二触发器为D触发器，所述第三触发器为与非门D触发器。
3.根据权利要求1所述的预分频器，其特征在于，所述M个第二触发器中第一个第二触发器的差分输出端与所述M个第二触发器中的第二个第二触发器的差分输入端相连接，以此类推，直至所述M个第二触发器中的第M-1个第二触发器。
4.根据权利要求1所述的预分频器，其特征在于，所述第三触发器的第二差分输入端与控制信号相连接。
5.根据权利要求1所述的预分频器，其特征在于，所述M个第二触发器包括第一子触发器、第二子触发器和第三子触发器；所述至少一个开关组包括第一开关组、第二开关组和第三开关组；
其中，所述第一开关组的第一端与所述第一触发器的差分输出端、所述第二开关组的第一端相连接，所述第一开关组的第二端与所述第一子触发器的差分输入端相连接，所述第一子触发器的差分输出端与所述第二子触发器的差分输入端相连接，所述第二子触发器的差分输出端与所述第三开关组的第一端相连接，所述第三开关组的第二端与所述第二开关组的第二端、所述第三子触发器的差分输入端相连接，所述第三子触发器的差分输出端与所述第三触发器的第一差分输入端、所述第一触发器的第二差分输入端相连接。
6.根据权利要求1至5中任一项所述的预分频器，其特征在于，所述第一触发器包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；
所述第一触发器的第一差分输入端包括第三差分输入端和第四差分输入端，第一触发器的第二差分输入端包括第五差分输入端和第六差分输入端；所述第一触发器的差分输出端包括第一差分输出端和第二差分输出端；
其中，所述第五差分输入端与所述第一晶体管的栅级相连接，所述第一晶体管的源极与所述第二晶体管的漏极相连接，所述第二晶体管的栅极与所述第三差分输入端相连接，所述第二晶体管的源极与所述第五晶体管的漏极相连接，所述第五晶体管的栅极与所述输入信号相连接，所述第五晶体管的源极接地；所述第二晶体管的源极分别与所述第三晶体管的源极、所述第四晶体管的源极相连接；所述第三晶体管的栅极与所述第四差分输入端相连接，所述第四晶体管的栅极与所述第六差分输入端相连接，所述第三晶体管的漏极与所述第四晶体管的漏极、第二电阻的第二端相连接；所述第二电阻的第一端与第一电阻的第一端共同与VDD相连接，所述第一电阻的第二端与所述第一晶体管的漏极相连接；所述第一电阻的第二端还与所述第六晶体管的漏极、所述第七晶体管的栅极、所述第十晶体管的栅极相连接；所述第二电阻的第二端还与所述第六晶体管的栅极、所述第七晶体管的漏极、所述第十一晶体管的栅极相连接；所述第六晶体管的源极、所述第七晶体管的源极与所述第八晶体管的漏极相连接，所述第八晶体管的栅极与所述第九晶体管的栅极相连接；所述第八晶体管的源极和所述第九晶体管的源极接地；所述第九晶体管的漏极与所述第十晶体管的源极、第十一晶体管的源极相连接；所述第十晶体管的漏极与第三电阻的第二端、所述第十二晶体管的漏极、所述第二差分输出端、所述第十三晶体管的栅极相连接；所述第十一晶体管的漏极与第四电阻的第二端相连接；所述第四电阻的第一端与所述第三电阻的第一端共同与VDD相连接；所述第十一晶体管的漏极还与所述第一差分输出端、所述第十三晶体管的漏极、所述第十二晶体管的栅极相连接；所述第十二晶体管的源极、所述第十三晶体管的源极与所述第十四晶体管的漏极相连接，所述第十四晶体管的栅极与所述输入信号相连接，所述第十四晶体管的源极接地。
7.根据权利要求1至5中任一项所述的预分频器，其特征在于，针对M个第二触发器中的每个第二触发器，一个第二触发器包括：第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管、第二十四晶体管、第二十五晶体管和第二十六晶体管；
所述一个第二触发器的差分输入端包括第七差分输入端和第八差分输入端；所述一个第二触发器的差分输出端包括第三差分输出端和第四差分输出端；
所述第十五晶体管的栅极与所述第七差分输入端相连接，所述第十五晶体管的源极、所述第十六晶体管的源极与所述第十七晶体管的漏极相连接，所述第十六晶体管的栅极与所述第八差分输入端相连接，所述第十七晶体管的栅极与所述输入信号相连接，所述第十七晶体管的源极接地；所述第十五晶体管的漏极与所述第五电阻的第二端、所述第十八晶体管的漏极、所述第十九晶体管的栅极、所述第二十二晶体管的栅极相连接；所述第十六晶体管的漏极与所述第六电阻的第二端、所述第十八晶体管的栅极、所述第十九晶体管的漏极、所述第二十一晶体管的栅极相连接；所述第五电阻的第一端与所述第六电阻的第一端共同与VDD相连接；所述第十八晶体管的源极、所述第十九晶体管的源极与所述第二十晶体管的漏极相连接，所述第二十晶体管的源极接地，所述第二十晶体管的栅极与所述第二十三晶体管的栅极相连接，所述第二十三晶体管的源极接地，所述第二十三晶体管的漏极与所述第二十一晶体管的源极、所述第二十二晶体管的源极相连接；所述第二十一晶体管的漏极与所述第七电阻的第二端、所述第二十四晶体管的漏极、所述第四差分输出端、所述第二十五晶体管的栅极相连接；所述第二十二晶体管的漏极与所述第八电阻的第二端、所述第三差分输出端、所述第二十四晶体管的栅极、所述第二十五晶体管的漏极相连接；所述第二十四晶体管的源极、所述第二十五晶体管的源极与所述第二十六晶体管的漏极相连接，所述第二十六晶体管的栅极与所述输入信号相连接，所述第二十六晶体管的源极接地。
8.一种分频器，其特征在于，所述分频器包括如权利要求1至7中任一项所述的预分频器。
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