KR20040053322A - 프로그래밍 가능 분할기, 카운터 스테이지, 멀티모듈러스프리스케일러 및 출력 신호 생성 방법 - Google Patents

프로그래밍 가능 분할기, 카운터 스테이지, 멀티모듈러스프리스케일러 및 출력 신호 생성 방법 Download PDF

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KR20040053322A
KR20040053322A KR10-2004-7007444A KR20047007444A KR20040053322A KR 20040053322 A KR20040053322 A KR 20040053322A KR 20047007444 A KR20047007444 A KR 20047007444A KR 20040053322 A KR20040053322 A KR 20040053322A
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우홍빙
가에스크라이네르
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

프로그래밍 가능 분할기는 이전 제수값 혹은 새로운 제수값만을 사용해서, 프로그래밍 가능 분할기의 세이프 로드 기간 동안 새로운 제수값의 동기화된 로드를 수행하도록 저속 천이 신호를 제공한다. 모든 카운터 스테이지가 제수 무관 기간에 있는 동안 저속 카운터 인에이블 신호 중 적어도 하나가 발생하도록, 동상(120) 및 역상(230) 카운터의 조합이 각각의 카운터 스테이지의 제수 무관 기간의 위치를 정하는데 사용된다. 동상 및 역상 카운터 스테이지의 바람직한 선택은 주경로 기간을 최대화시켜서 초고속 입력 주파수의 정확한 분할을 가능하게 한다.

Description

프로그래밍 가능 분할기, 카운터 스테이지, 멀티모듈러스 프리스케일러 및 출력 신호 생성 방법{HIGH-SPEED PROGRAMMABLE FREQUENCY-DIVIDER WITH SYNCHRONOUS RELOAD}
도 1a는, 본원 발명에 참고 자료로서 포함되는 "A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35㎛ CMOS Technology" by Cicero S. Vaucher et al. in the IEEE Journal of Solid-State Circuits, Vol. 35, No. 7, July 2000에 기초한, 종래의 프로그래밍 가능 주파수 분할기(100) 혹은 멀티모듈러스 프리스케일러를 도시하고 있다. 주파수 분할기(100)는 입력 신호의 주파수(In)를 프로그래밍된 양으로 나눈다. 각각의 카운터 스테이지(110)는 프로그래밍 가능 디바이드-바이-2 또는 3 카운터(divide-by-2 or-3 counter)이다.
분할기(100)의 4개의 스테이지(J1, J2, J3 및 J-Last)를 연결시키는 결합 로직(118)을 무시하면, 분할기(100)의 4개의 스테이지(J1, J2, J3 및 J-Last) 각각이 2로 나누도록 구성되어 있다면, 분할기(100)는 입력 주파수를 2n으로 나눌 것이고, 여기서 n은 카운터 스테이지(110)의 수와 같으며, 본 실시예에서 n은 8이다. 카운터 스테이지(110) 각각은 분할 사이클마다 한번씩 인에이블되어서 3으로 나누도록 구성된다. 각각의 스테이지(110)의 입력(Min)은 분할 사이클마다 한번씩 인에이블하는 신호(once-per-dividing-cycle enabling signal)를 제공한다. 인에이블될 때, 스테이지 x의 프로그램 입력(pg<x>)이 로직 1인 경우 및 스테이지 x의 프로그램 입력(pg<x>)이 로직 0인 경우, 스테이지 x는 2로 나눈다. 3으로 나누는 것은 특정 스테이지의 지속 시간에 한번의 추가 사이클을 추가한다. 즉, 예컨대 pg<3>입력이 로직 1이면, 3번째 스테이지는 분할 사이클마다 한번씩 3으로 나눌 것이고, 분할 사이클의 지속 시간에 추가적인 23클록 사이클을 추가할 것이다. pg<5>입력이 로직 1이면, 5번째 스테이지는 분할 사이클의 지속 시간에 추가적인 25클록 사이클을 추가할 것이다. 따라서, 길이가 n인 분할기(100)의 분할 사이클의 길이는 다음과 같이 표현될 수 있다.
(1)
여기서 Tin은 입력 클록 사이클 주기에 대응한다. 따라서 마지막 4개의 스테이지(J1, J2, J3 및 J-Last)를 연결시키는 결합 로직(118)을 무시하면, 제수는 2n 과 2n+1 사이의 범위에 있을 수 있고, 이 경우 이는 256부터 511까지의 범위와같다.
4개의 스테이지(J1, J2, J3 및 J-Last)를 연결시키는 결합 로직(118)은 현재 프로그래밍된 제수의 가장 중요한 비트보다 상위인 모든 스테이지를 무시함으로써 분할기(100)의 유효 길이(n')의 감소를 제공하며, 프로그래밍된 제수의 가장 중요한 비트가 적어도 J1, J2, J3 혹은 J-Last 위치에 있는 경우, 출력 기간은
(2)
이 된다. 즉, 상위 k 카운터 스테이지(110)를 연결시키기 위해 도시된 결합 로직을 사용함으로써, 제수는 2n+1-k와 2n+1-1 사이의 범위가 될 수 있다. 본 실시예에서, n=8이고, k=4라면 제수는 25와 29-1 즉 32와 511 사이의 범위가 될 수 있다.
식(2)은 제수 출력 주파수 Fout에 대해서 다음과 같이 표현될 수 있다.
(3)
여기서 Fin은 입력 신호의 주파수에 대응한다. 카운터 스테이지(F, G, H, I) 각각에 대해서 Min 신호가 분할 사이클 당 한번씩 발생하기 때문에, 이들 신호 중 어떤 것은 위에 정해진 출력 주파수를 가진 출력 신호로서 사용될 수 있다. 전형적으로, I 스테이지에 대한 Min신호가 가장 긴 펄스 지속시간을 갖고, 따라서 스테이지(F, G, H, I)의 가장 낮은 고주파 성분을 갖기 때문에 출력 신호로서 사용된다.
인용된 문헌의 제목이 나타내는 바와 같이, 도 1a의 구조체는 모듈 방식용으로 선택된다. 도 1a의 각각의 카운터 스테이지(110)는 동일하고, 따라서스테이지(110)의 공통 설계를 변경함으로써, 설계 규칙 및 피쳐 크기 변화에 따른 분할기(100)의 재설계가 용이하게 수행될 수 있다.
계속해서 용이하게 참조하기 위해서, 도 1b는 도 1a에 도시된 것과는 다른 구조적인 파티셔닝을 가진 프로그래밍 가능 주파수 분할기(100)를 도시하고 있다. 이 실시예에서, 3개의 상이한 카운터 스테이지 모듈(120, 130, 140)이 존재한다. 각각의 모듈(120)은 프로그램 값 pg<x>을 갖고 있는 도 1a의 대응하는 카운터 스테이지(F, G, H, I) 및 관련 D 플립 플롭(115)을 포함하며, 이는 도 3에 도시되어 있다. 도 3은 D 플립 플롭(L1, L2, L3, L4), NOR 게이트(125), AND 게이트(126, 127)을 포함하고 있는 모듈(120)을 더 상세하게 도시하고 있다. 각각의 모듈(130)은 대응하는 카운터 스테이지 J2, J3(110), D 플립 플롭(115) 및 결합 로직(118)을 포함하고, 이는 도 10에 도시되어 있다. 모듈(140)은 대응하는 카운터 스테이지 J-Last(110), D 플립 플롭(115, 116) 및 결합 로직을 포함한다. 모듈(140)은 D 플립 플롭(116)을 모듈(130)에 추가한 것이 대응하며, 이는 입력 신호(Zin)를 결합 로직(118)에 제공하는 것으로 도 10에 도시되어 있다.
참고 문헌에 설명된 바와 같이, 프로그래밍 가능 주파수 분할기(100)의 공통 애플리케이션은 실질적으로 다른 주파수 대역에 있는 무선 신호를 포함하는, 무선 신호와 같은 고주파 신호를 변조하는 주파수 합성기이다. 이와 같은 애플리케이션에서, 새로운 제수값을 재로딩하고, 재프로그래밍하는 것은 새로운 수신기 또는 송신기 주파수로의 채널 변화에 대응한다. 재프로그래밍이 불연속적인 변화에 대응하기 때문에, 새로운 제수값 pg<x>이 프로그래밍될 때, 카운터의 현재 공정이 방해받지 않는다는 것을 보장할 필요가 없다. 그러나 부분 분할기(fractional divider)의 카운팅 성분으로 사용되는 등의 다른 애플리케이션에서, 기본적으로 러닝 카운트는 분할기의 각각의 재프로그래밍 동안 방해받지 않으며, 이 애플리케이션에서 프로그래밍된 제수는 N에서 N+1으로, 그리고 다시 N으로 반복해서 변화한다. 즉 분할기(100)는 원래의 제수 혹은 새로운 제수에 의해서만 나누어야 한다. 분할기(100)의 스테이지(110) 중 하나 이상이 프로그래밍된 분할기 값을 감지하는 동안 새로운 제수가 로딩되는 경우, 즉 프로그래밍된 제수값에 따라서 디바이드-바이-3 또는 디바이드-바이-2로 인에이블되면, 유효 분할은 원래의 제수값도 아니고 새로운 제수값도 아닌 값이 될 수 있으며, 이는 분할 사이클의 계수의 일부가 원래의 제수에 기초하고 있고, 나머지는 새로운 제수에 기초하고 있기 때문이다.
도 2는 종래의 주파수 분할기(100)의 디바이드-바이-3 인에이블 신호, MinF-MinJLast의 전형적인 타이밍 도이다. 타이밍 기준인 선택 출력(QJ2, QJ3, QJLast)도 도시되어 있다. 도시된 바와 같이, 입수 인에이블 신호 MinX가 액트브 상태가 될 때만 각각의 스테이지 x는 스테이지의 프로그래밍된 값 pg<x>에 따라서 2 또는 3으로 나눌 수 있게 되어 있다. 도시된 타이밍 도에서, 인에이블 신호(MinF-MinJLast)는 액티브 하이이다. 세이프 로드 기간(210)은 220에서, 모든 인에이블 신호(MinF-MinJLast)가 인액티브(로우) 상태로 들어간 후에 개시되는 것으로 도 2에 도시되어 있다. 일반적으로 세이프 로드 기간은 230에서, 적어도 모든 인에이블 신호가 인액티브 상태에 있는 동안 연장한다. 스테이지(110)의 실시예의 세부 사항이 알려져 있다면, 세이프 로드 기간의 범위가 더 정확하게 결정될 수 있다.카운터 스테이지(110)를 구비한 종래의 주파수 분할기(100)의 실시예에서, 예컨대 세이프 기간(210)은 인에이블 신호 중 하나가 인액티브 상태이고, 다른 것들인 액티브 상태일 때 혹은 아직 액티브 상태가 되지 않았을 때, 종료된다. 도 2에 도시된 바와 같이 240에서 MinJ2가 아직 액티브 상태인 반면에 MinJ3은 인액티브 상태가 되고, 다른 인에이블 신호(MinJ1-MinF)는 아직 액티브 상태가 되지 않았다. 240 직후에 새로운 프로그램 값이 로딩되는 경우, 새로운 값은 스테이지 J2-F까지 유효하고(act upon), 스테이지 J3 및 J-Last까지는 유효하지 않다. 따라서, 세이프 로드 기간(210)은 240인 MinJ3의 액티브 상태 기간 끝까지 연장된다.
230 및 240에서 세이프 로드 기간이 끝나는지 여부에 관계없이 프로그래밍된 제수값의 로딩을 이 세이프 로드 기간에 동기화시키는 데 사용될 수 있는 신호만이 세이프 로드 기간의 개시(220)를 나타내는 MinF의 펄스(250)의 종료라는 것에 주목한다. 신호(MinJ1, MinJ2, MinJ3)의 에지의 생성이 프로그래밍된 제수에 따라 달라지기 때문에 이들 에지는 사용될 수 없다. 즉, 예컨대 프로그래밍된 제수가 256미만이면, MinJ3 신호가 각각의 분할 기간 동안 발생하지 않고, 제수가 128미만이면, MinJ2 신호가 각각의 분할 기간 동안 발생하지 않는다.
그러나, 세이프 로드 기간의 개시(220)를 나타내는 MinF의 펄스(250)는 지속시간이 짧거나, 혹은 그 기간이 입력 클록 주파수의 한번의 클록 기간과 같은 고속 펄스이다. 이와 같은 고속 회로는 카운팅 공정에 역효과를 미치는 일없이 새로운 제수를 로딩하기 위해 동기화된 프로그램 로드 신호, 도 1a, 1b의 PgLoad를 생성하는 데 필요하다. 고속 회로가 저속 회로에 비해서 더 복잡하고 더 전력 소비가 심하기 때문에, 대부분의 종래의 주파수 분할기(100)는 분할기(100)에서 다른 신호(MinG, MinH 또는 MinI)를 사용한다. 그러나, 도 2에 도시된 바와 같이, MinG, MinH 또는 MinI 신호의 각각의 에지는 언세이프 영역(290)에서 발생하고, 이들 신호 중 임의의 것을 프로그램 로드 신호로 사용함으로써 하나 이상의 카운터 스테이지(110)가 프로그래밍된 제수값에 반응하는 동안 새로운 제수를 로딩하게 한다. 추가로, 카운터 스테이지(110) 중 일부가 인에이블되어서 새로운 제수값을 사용할 수 있게 되고, 나머지는 이전의 제수값을 유지하기 때문에, 최종 분할 결과는 실질적으로 이전 제수 혹은 새로운 제수에 의한 분할과는 상이할 수 있다.
본 발명은 전자 기기 분야에 관한 것이고, 더 상세하게는 카운팅 공정을 방해하지 않고 새로운 제수(divisor)를 사용해서 로딩될 수 있는 고속 프로그래밍 가능 주파수 분할기 혹은 멀티모듈러스 프리스케일러(multimodulus prescaler)에 관한 것이다.
본 발명은 예로서 첨부된 도면을 참조하면서 더 상세하게 설명될 것이다.
도 1a 및 1b는 종래의 프로그래밍 가능 분할기의 예시적인 블록도,
도 2는 종래의 프로그래밍 가능 분할기의 신호의 예시적인 타이밍 도,
도 3은 프로그래밍 가능 분할기에서 사용되는 종래의 카운터 스테이지의 예시적인 블록도,
도 4는 종래의 프로그래밍 가능 분할기에 비한, 스테이지 사이에서 교류 위상 관계가 나타나는, 프로그래밍 가능 분할기에서의 신호의 예시적인 타이밍 도,
도 5는 종래의 프로그래밍 가능 분할기에 비한, 스테이지 사이에서 교류 위상 관계가 나타나는, 프로그래밍 가능 분할기에서의 신호의 예시적인 블록도,
도 6은 종래의 프로그래밍 가능 분할기의 주경로 분석을 도시하는 도면,
도 7은 스테이지 사이에서 교류 위상 관계가 나타나는 프로그래밍 가능 분할기의 주경로 분석을 나타내는 도면,
도 8은 본 발명에 따른, 스테이지 사이에서 위상 관계의 조합이 나타나는 프로그래밍 가능 분할기의 신호의 예시적인 타이밍 도를 도시하는 도면,
도 9는 본 발명에 따른, 스테이지 사이에서 위상 관계의 조합이 나타나는 프로그래밍 가능 분할기의 예시적인 블록도를 도시하는 도면,
도 10은 종래의 프로그래밍 가능 분할기의 상위 카운터 스테이지의 예시적인블록도를 도시하는 도면,
도 11은 본 발명에 따른, 상위 카운터 스테이지의 예시적인 블록도.
전 도면에서, 동일한 참조 번호는 유사한 또는 대응하는 특성 혹은 기능부를 나타낸다.
본 발명의 목적은 비교적 낮은 주파수의 동기화된 제수 로드를 사용하는 고속 프로그래밍 가능 분할기를 제공하는 것이다. 본 발명의 다른 목적은 분할 공정에 악영향을 미치는 일없이 새로운 제수값의 로드를 수행하는 것에 동기화된 고속 프로그래밍 가능 분할기용 저속 프로그램 로드 신호를 제공하는 것이다.
이들 목적은 프로그래밍 가능 분할기의 세이프 로드 기간 동안 발생하는 저속 천이 신호를 제공하도록 구성된 프로그래밍 가능 분할기에 의해 달성된다. 저속 인에이블 신호 중 적어도 하나의 에지가 모든 카운터 스테이지가 제수 무관 기간에 있는 기간 동안 발생하도록, 각각의 카운터 스테이지의 제수 무관 기간의 위치를 지정하기 위해서 동상 카운터 스테이지와 역상 카운터 스테이지의 조합이 사용된다. 바람직한 동상 카운터 스테이지와 역상 카운터 스테이지의 선택은 주경로기간을 최대화해서 초고속 입력 주파수의 정확한 분할을 가능하게 한다.
2개의 스테이지 세트, 4개의 하위 순서 스테이지(F-I) 및 4개의 상위 순서 스테이지(J1-Jlast)로 나누어지는 8 스테이지 프로그래밍 가능 분할기를 사용하는 본 발명이 제공되어서, 32-511의 프로그래밍 가능 분할 범위를 제공한다. 당업자에게는 자명한 바와 같이, 본 발명의 원리는 분할기 내의 특정수의 스테이지, 혹은 분할기의 상위 스테이지와 하위 스테이지 사이의 특정 파티셔닝으로 한정되는 것이 아니다.
도 5는, 도 1a 및 1b의 종래의 프로그래밍 가능 분할기(100)에 비해서, 스테이지 사이에서 교류 위상 관계가 나타나는 프로그래밍 가능 분할기(500)를 도시하고 있고, 도 4는 이 분할기(500)의 디바이드-바이-3 인에이블 신호(MinF-MinJ3)의 타이밍도를 도시한다. 각각의 스테이지(120, 130)는 각각의 스테이지의 출력단(Q, Q-)으로부터 다음 스테이지의 클록 입력단(C-, C)로의 교차 연결을 통해서 다음의 후속하는 스테이지의 연결된다. 분할기(500)의 각각의 스테이지의 클록 입력단(C-, C)와 각각의 다음 스테이지의 클록 사이의 위상 관계가 분할기(100)의 스테이지 사이의 대응하는 위상 관계의 역이고, 나머지는 모두 동일하다는 것에 주목한다.교류 위상 관계가 디바이드-바이-3 인에이블 신호(MinF-MinJ3)에 미치는 영향이 도 4에 도시되어 있다.
분할기(100, 500) 모두에서, 인에이블 신호는 최종 스테이지(J-Last)에서 제 1 스테이지(F)로 전파된다. 분할기(100)에서 이전 스테이지로 되돌아가는 각각의 출력 인에이블 신호는 입력 인에이블 신호의 마지막 1/4에서 생성된다. 즉, 예컨대 J2 스테이지의, 도 2의 인에이블 신호(260), MinJ2는 J3 스테이지의 인에이블 신호(270), MinJ3의 마지막 1/4에서 생성된다. 유사하게, J1 스테이지의 인에이블 신호(280), MinJ1는 J2 스테이지의 인에이블 신호(260), MinJ2의 마지막 1/4에서 생성된다.
카운터 스테이지 사이에서 교류 위상 관계가 나타나는 분할기(500)에서, 이전 스테이지로 되돌아가는 각각의 출력 인에이블 신호는 입력 인에이블 신호의 2/4에서 생성된다. 즉, 예컨대 J2 스테이지의 도 4의 인에이블 신호(460), MinJ2는 J3 스테이지의 인에이블 신호(470), MinJ3의 2/4에서 생성된다. 유사하게, J1 스테이지의 인에이블 신호(480), MinJ1는 J2 스테이지의 인에이블 신호(460), MinJ2의 2/4에서 생성된다.
분할기(500)의 대응하는 세이프 로드 기간(410) 및 언세이프 기간(490)이 도 4에 도시된다. 분할기(100)에 도시된 바와 같이, 분할기(500)의 세이프 로드 기간(410)은 모든 스테이지가 인액티브 상태일 때 개시된다. 또한 분할기(100)의 실시예에서와 같이, 분할기(500)의 세이프 로드 기간(410)은 다른 것들은 액티브 상태로 남아있으면서 인에이블 신호 중 하나가 인액티브 상태가 되거나 혹은 아직액티브 상태로 되지 않았을 때 종료한다. 분할기(500)에서, 세이프 기간(410)은 MinF 신호가 400에서 액티브 상태가 되면 종료한다.
세이프 로드 기간(410) 동안의 다수의 액티브 에지(401, 402, 403, 404) 및 이들 에지들(401-404) 중 임의의 것이 분할기(500)용 프로그램 로드 신호 PgLoad를 제공하는 데 사용된다. 바람직하게는, 예컨대 MinF 신호를 사용하는 것은 고속 검출 회로를 필요로 하기 때문에, 액티브 에지(401)를 가진 신호 MinI가 액티브 에지(404)를 가진 신호 MinF 대신에 사용될 수도 있다. MinI 신호의 고속 주파수 성분은 MinF 신호의 고속 주파수 성분의 1/8이고, 따라서 카운터 스테이지(120, 130, 140:도 3 및 도 5 참조) 내에서 DFF(115)는 상대적으로 저속이 될 수 있고, 따라서 저전력 소비가 될 수 있다.
그러나, 불행하게도, 분할기(500)는 초고속 설계에 적합하지 않다.
분할기의 주경로는 분할기의 가장 높은 속도의 스테이지(입력 스테이지, F)에서 적절한 디바이드-바이-3 연산을 수행하는 데 필요한 경로이다. 도 6은 디바이스(100)의 주경로를 도시하고 있고, 도 7은 분할기(500)의 주경로를 도시하고 있다. 이들 도면 각각에는 처음 2개의 카운터 스테이지(F, G)가 도시되어 있다. 스테이지(G)의 클록이 스테이지(F)에 의해 제공되는 반면에 스테이지(F)의 디바이드-바이-3 인에이블 신호가 스테이지(G)에 의해 제공되기 때문에, 도 6 및 도 7에 굵은 실선으로 도시된 바와 같이 주경로는 클록 신호를 스테이지(G)에 제공하는 데 필요한 경로 및 후속하는 디바이드-바이-3 인에이블 신호가 스테이지 F로의 전파하는 데 필요한 경로를 포함한다. 스테이지 F의 래치(L2F)로부터 스테이지 G의래치(L1G-L4G)로 제공되는 클록 신호의 위상을 제외하면, 두 주경로는 동일하다.
도 6에 도시된 분할기(100)의 주경로에 관해서, 래치(L3G)는 클록, ClkG이 로직 하이일 때 인에이블된다. 이 클록, ClkG은 입력 클록, ClkF가 로직 로우가 될 때 래치(L2F)의 반전 Q 출력단에서 생성된다. 따라서, 이 클록이 로직 하이이면, 래치(L2F)의 Q출력은 로직 로우이고, 게이트(610)는 스테이지(F)의 래치(L3F)에 디바이드-바이-3 인에이블 신호가 전파되는 것을 차단한다. 따라서, 클록 ClkF가 로직 로우가 될 때 MinF가 스테이지 F에 제공되지만, ClkF가 다시 로직 로우가 될 때까지 래치(L3F)로 전파되지 않을 것이고, 한 클록 사이클 이후에 래치(L2F)의 Q출력을 로직 하이 상태로 반전시킴으로써, MinF 신호를 래치(L3F)의 입력단에 전파한다. 다음에 클록 ClkF가 로직 하이 상태가 되면, 인에이블 신호 MinF가 래치(L3F)를 통해 전송되어서 후속해서 래치(L4F)가 프로그래밍된 제수 입력 P<F>에 반응하게 한다. 따라서, 분할기(100)의 주경로는 스테이지 F의 입력 클록 ClkF의 1과 1/2 클록 사이클이다. 도 1a 및 1b에 도시된 바와 같이, 분할기 입력 신호는 입력 클록을 스테이지(F)에 제공하고, 따라서 분할기(100)의 주경로는 분할기(100로의 입력의 1과 1/2클록 사이클 미만이 되어야 한다. 환언하면, 분할기(100)로의 입력의 가장 높은 주파수는 1.5/(주경로 길이)이하가 되어야 한다.
클록 ClkG이 래치(L2F)의 Q 출력단에서 생성되고, 따라서 게이트(710)가 인에이블되어서 스테이지(G)에서 래치(L3G)에 의해 디바이드-바이-3인에이블 신호(MinF)가 제공되자 마자 이를 전파한다는 점을 제외하고는 분할기(500)의 주경로 동작은 동일하다. 즉, 입력 클록, ClkF이 로직 로우값이 되어서, ClkG의 로직하이 상태를 전파한 직후에 MinF 신호가 래치(L3G)에 의해 제공되어서 래치(L3F)로의 입력단에서 사용가능하게 될 것이다. 따라서, 다음으로 입력 클록 ClkF이 로직 하이 값이 되면, 인에이블 신호(MinF)는 래치(L3F)를 통해서 전파되어서 분할기(500)의 스테이지(F)가 프로그래밍된 제수 입력 P<F>의 값에 반응하게 한다. 따라서, 분할기(500)의 주경로는 단지 1/2 클록 사이클이고, 혹은 분할기(500)으로의 입력의 가장 높은 주파수가 0.5/(주경로 길이) 이하가 되어야 한다.
위의 분석에 기초해서, 분할기(500)의 사용가능한 주파수 범위는 분할기(100)의 사용가능한 주파수 범위의 1/3이고, 이러한 성능 저하는 시장에서 용납되지 않을 것이다.
도 9는 분할기(500)의 주경로 한계를 극복하고, 분할기(100)의 세이프 로드의 고속 요구 사항을 극복한 프로그래밍 가능 분할기(900)의 예시적인 블록도를 도시한다. 본 발명에 따라서, 분할기(900)는 스테이지 사이에서 위상 관계의 조합이 나타나도록 동작하도록 구성된다. 이 고속 스테이지(F)는 분할기(100)의 위상 관계를 사용해서 다음 스테이지(G)에 연결되고, 적어도 하나의 저속 스테이지는 분할기(500)의 위상 관계를 사용해서 다음 스테이지에 연결된다.
분할기(900)에서 스테이지 F와 스테이지 G사이의 연결이 분할기(100)에 제공되는 연결과 같기 때문에, 분할기(900)의 주경로 분석은 도 6을 참조로 위에서 설명된 바와 같은 "직접 연결"과 같다. 즉, 도 9에 도시된 스테이지 F 및 G 사이의 연결을 사용해서, 분할기(900)로의 최대 입력 주파수는 1.5/(주경로 길이)가 되거나 혹은 분할기(500)로의 최대 입력 주파수의 3배가 된다.
분할기(100)의 세이프 로드의 고속 요구 사항을 극복하기 위해서, 본 발명에 따른 분할기(900)의 상위 스테이지는 분할기(500)의 "교차 연결된" 위상 관계를 사용하도록 구성된다. 종래의 스테이지 사이의 위상 관계와 관련해서 교류 위상 관계를 사용함으로, 하나 이상의 액티브 에지가 분할기(500)의 세이프 로드 기간 내에 발생하도록 구성될 수 있다. 실제로, 모든 상위 스테이지가 "교차 연결"될 필요는 없고, 모든 하위 스테이지가 "직접 연결"될 필요는 없다. 고속 스테이지(F)가 스테이지(G)에 직접 연결되어서 주경로 기간을 증가시키고, 저속 스테이지 중 적어도 하나가 교차 연결되어서 세이프 로드 기간을 이동시킨다.
위에 설명된 바와 같이, 일관되게 분할 사이클 당 하나의 신호를 제공하는 각각의 스테이지 F, G, H, I의 신호는 프로그래밍된 제수에 관계없이 동기식 PgLoad 신호를 제공하는 데 사용될 수 있다. 따라서, 종래의 기술의 제수 애플리케이션과의 호환성을 유지의 편의를 위해서, 각각의 스테이지(F 내지 I)는 대응하는 다음 스테이지에 "직접 연결"된다. 바람직하게는, 높은 순서의 스테이지의 입력 신호 I가 사용되며, 이는 이 신호가 일반적으로 낮은 순서의 스테이지의 신호보다 더 낮은 고주파 성분은 가질 것이기 때문이다.
도 9에는, 종래의 분할기(100)의 스테이지 J2, J3, JLast의 변형된 형태인 스테이지 J2', J3'(930) 및 스테이지 JLast'(940)를 사용하는 것이 도시되어 있다. 마지막 스테이지(940)는 스테이지(930)에 도 1의 추가 D 플립 플롭(116)을 더한 것에 대응한다. 스테이지(930)가 도 11에 도시되어 있다. 도시된 바와 같이, 도 10의 종래의 스테이지(130)에 비해서, 스테이지(930)의 결합 로직(118)은스테이지(130)의 래치(L3)의 출력단이 아닌 래치(L3)의 입력단에 접속된다. 래치(L3)의 입력측 상에 로직(118)을 배치함으로써, 클로킹된 래치에 의해 제어 입력단(Zin)이 제어 출력단(Zout)으로부터 이격되고, 이로써 세이프 로드 기간 동안 후속하는 분할에 영향을 미치는 일 없이 제수가 변화될 수 있도록 제어 신호의 전파를 동기화시킨다.
도 8은 본 발명에 따른 스테이지 사이에 위상 관계의 조합이 나타나는 프로그래밍 가능 분할기(900)의 신호의 예시적인 타이밍 도를 도시한다. 도 9의 스테이지 J1 내지 J3' 각각에 제공되는, 도시된 디바이드-바이-3 인에이블 신호, MinJ1-MinJ3는 분할기(500)의 스테이지에 관해서 설명된 바와 같이, 각각의 스테이지의 출력단과 각각의 후속하는 스테이지의 입력단 사이의 교차 결합된 위상 관계에 대응한다. 도 9의 스테이지 F 내지 I 각각에 제공되는, 도시된 디바이드-바이-3 인에이블 신호 MinF-MinI는 분할기(100)의 스테이지에 관해서 설명된 바와 같이, 각각의 스테이지의 출력단과 각각의 후속하는 스테이지의 입력단 사이의 직접 연결된 위상 관계에 대응한다.
도시된 바와 같이, 세이프 로드 기간(810)은 모든 디바이드-바이-3 인에이블 신호, MinI-MinJ3가 인액티브 상태인 820에서 시작한다. 하나 이상의 다른 인에이블 신호(MinJ1)가 액티브 상태이면서, 인에이블 신호(MinJ1) 중 하나가 다시 액티브 이후 인액티브(active-then-inactive)가 되거나 아직 다시 액트브 상태가 되지 않은 시점에, 세이프 로드 기간(810)이 종료한다.
특히, 세이프 로드 기간(810) 내에, 액티브 에지(850)가 인에이블신호(MinI)에서 나타난다. 위에 설명된 바와 같이, MinI 신호는 MinF 신호의 주파수의 1/8로 동작하고, 따라서 분할기(900)의 최대 주파수의 관점에서 상대적으로 저속 신호라고 간주된다. 이 상대적으로 저속인 신호인 MinI는 프로그램 로드 신호, PgLoad로서 사용되어서 도 9에 도시된 바와 같이 임의의 새로운 제수값을 분할기(900)에 로딩한다. 제수 값을 수신해서 저장하는 데 사용되는 스테이지(120, 930, 940)의 D 플립 플롭(115) 각각은 따라서 상대적으로 저속으로 설계될 수 있고, 따라서 저 전력 소비형 디바이스가 될 수 있다.
MinI 신호의 액티브 에지(850)가 세이프 로드 기간 중에 나타나기 때문에, 다음 제수 사이클이 새롭게 로딩된 제수값에 기초하고 있는 경우를 제외하고는 분할기(900)의 카운팅 과정은 확실하게 로드의 영향을 받지 않을 것이다. 즉, 새로운 제수가 로딩되기 전인 제수 사이클에서, 분할 인수(division factor)는 이전의 제수가 될 것이고, 새로운 제수가 로딩된 후인 다음 제수 사이클에서, 분할 인수는 중간 분할 인수가 도입되는 일없이, 새로운 제수가 될 것이다. 또한, MinF가 스테이지 F와 스테이지 G의 직접 연결에 기초해서 전파되기 때문에, 본 발명의 분할기로의 최대 입력 주파수는 종래의 분할기(100)에 비해서 저하되지 않는다.
위의 설명은 단지 본 발명의 원리를 예시한 것이다. 따라서 당업자는 여기에 분명하게 설명되거나 도시되지는 않았지만, 본 발명의 원리를 실시하는 본 발명의 사상 및 범주 내에 있는 다양한 장치를 고안할 수 있을 것이라는 것을 이해할 것이다. 예컨대, 블록도는 카운터 스테이지 및 분할기의 논리 연산을 나타내고 있다. 당업계에 알려진 바와 같이, 설계 성능을 최적화하기 위해 논리적인 동등물이사용될 수 있다. 예컨대, 바람직한 실시예에서, 반전된 입력을 가진 NOR 게이트가 AND 게이트 대신에 사용되어서 각각의 스테이지에서 반전 지연을 제거하고, "헤드룸(headroom)" 요구 사항(전원 사이에 축적되는 디바이스의 수)을 감소시킨다. 이런 시스템 구성 및 최적화 특성은 본 개시물의 견지에서 당업자에게 자명할 것이고, 이는 다음 청구항의 범주 내에 포함된다.

Claims (14)

  1. 제 1 주파수의 입력 신호를 수신해서 제 2 주파수의 출력 신호를 제공하는 프로그래밍 가능 분할기에 있어서 - 상기 제 1 주파수 대 상기 제 2 주파수의 비는 프로그래밍된 제수값(divisor value)에 기초함 - ,
    각각의 출력이 후속하는 카운터 스테이지로의 입력을 제공하도록, 서로 직렬로 동작가능하게 접속된 복수의 카운터 스테이지를 포함하고,
    상기 복수의 카운터 스테이지의 각각의 카운터 스테이지는, 상기 프로그래밍된 제수값의 대응하는 서브셋의 값에 기초해서 제 1 인수 혹은 제 2 인수로 상기 카운터 스테이지로의 상기 입력의 주파수의 분할을 수행해서, 상기 카운터 스테이지의 상기 출력을 생성하며,
    상기 복수의 카운터 스테이지 중 적어도 하나의 카운터 스테이지의 상기 출력은 상기 적어도 하나의 카운터 스테이지의 상기 출력과 동상(in-phase)인 관계로 후속하는 카운터 스테이지로의 입력을 제공하고,
    상기 복수의 카운터 스테이지 중 적어도 하나의 다른 카운터 스테이지의 상기 출력은 상기 적어도 하나의 다른 카운터 스테이지의 상기 출력과 역상(reverse-phase)인 관계로 그 후속하는 카운터 스테이지로의 상기 입력을 제공하는
    프로그래밍 가능 분할기.
  2. 제 1 항에 있어서,
    상기 복수의 카운터 스테이지의 각각의 카운터 스테이지는 그 후속하는 스테이지에 의해 제공되는 인에이블 신호에 기초해서 상기 제 1 인수 혹은 상기 제 2 인수로 분할을 수행하는
    프로그래밍 가능 분할기.
  3. 제 2 항에 있어서,
    각각의 카운터 스테이지는 상기 프로그래밍된 제수값의 대응하는 서브셋의 로드를 수행하는 로드 신호를 더 수신하고,
    상기 프로그래밍 가능 분할기는 상기 각각의 카운터 스테이지가 상기 프로그래밍된 제수값과는 무관하게, 상기 제 1 인수에 의해서만 분할을 수행할 때 상기 로드 신호를 제공하는
    프로그래밍 가능 분할기.
  4. 제 1 항에 있어서,
    각각의 카운터 스테이지는 상기 프로그래밍된 제수값의 대응하는 서브셋의 로드를 수행하는 로드 신호를 더 수신하고,
    상기 프로그래밍 가능 분할기는 상기 각각의 카운터 스테이지가 상기 프로그래밍된 제수값과는 무관하게, 상기 제 1 인수에 의해서만 분할을 수행할 때 상기 로드 신호를 제공하는
    프로그래밍 가능 분할기.
  5. 제 1 항에 있어서,
    상기 동상 관계는 제 1 주경로 기간(critical path duration)을 제공하고,
    상기 역상 관계는 제 2 주경로 기간을 제공하되,
    상기 제 1 주경로 기간이 상기 제 2 주경로 기간보다 더 긴 경우, 고속 위상 관계는 상기 동상 관계에 대응하고,
    상기 제 1 주경로 기간이 상기 제 2 주경로 기간보다 더 길지 않은 경우, 상기 고속 위상 관계는 상기 역상 관계에 대응하며,
    상기 프로그래밍 가능 분할기로의 상기 입력 신호를 수신하는 제 1 카운터 스테이지는 상기 고속 위상 관계로 후속하는 카운터 스테이지에 연결되는
    프로그래밍 가능 분할기.
  6. 제 1 항에 있어서,
    상기 프로그래밍 가능 분할기는 상기 복수의 카운터 스테이지보다 더 짧은유효 카운터 길이를 제공하고,
    상기 적어도 하나의 다른 카운터 스테이지는 제어 입력을 수신하고 제어 출력을 제공하며 - 상기 제어 입력 및 상기 제어 출력은 유효 카운터 길이를 제어함 - ,
    상기 적어도 하나의 다른 카운터 스테이지는 클록킹된 디바이스를 통해서 상기 제어 입력으로부터 상기 제어 출력을 제공하는
    프로그래밍 가능 분할기.
  7. 최대 카운터 길이를 가지면서 상기 최대 카운터 길이 미만의 유효 카운터 길이를 제공하는 프로그래밍 가능 분할기에서 사용되는 카운터 스테이지에 있어서,
    인에이블 신호에 기초해서, 출력 신호(Qout)를 선택적으로 토글하는 카운터와,
    프로그래밍된 값 및 제어 입력에 기초해서 상기 인에이블 신호 및 제어 출력을 제공하는 제어 로직 - 상기 제어 입력 및 상기 제어 출력은 유효 카운터 길이를 제어함 -
    을 포함하며,
    상기 제어 로직은 상기 제어 입력을 상기 제어 출력으로부터 분리하는 적어도 하나의 클로킹된 디바이스를 포함하는
    카운터 스테이지.
  8. 제 7 항에 있어서,
    상기 카운터는 상기 출력 신호를 선택적으로 토글해서 클록 신호를 2 또는 3으로 나누는
    카운터 스테이지.
  9. 프로그래밍된 제수값의 제 1 서브셋에 기초해서 각각 디바이드-바이-2(divide-by-2) 혹은 디바이드-바이-3 연산을 수행하는 제 1 복수의 카운터 스테이지와,
    상기 제 1 복수의 카운터 스테이지에 직렬로 연결되어 프로그래밍된 제수값의 제 2 서브셋에 기초해서 각각 디바이드-바이-2 혹은 디바이드-바이-3 연산을 수행하는 제 2 복수의 카운터 스테이지
    를 포함하며,
    상기 제 1 복수의 카운터 스테이지는 제 1 위상 관계로 서로 직렬로 연결되고,
    상기 제 2 복수의 카운터 스테이지는 상기 제 1 위상 관계와 반대인 제 2 위상 관계로 서로 직렬로 연결되는
    멀티모듈러스 프리스케일러(multimodulus prescaler).
  10. 제 9 항에 있어서,
    제 1 및 제 2 복수의 카운터 스테이지의 각각의 카운터 스테이지는 로드 신호를 수신하면 상기 프로그래밍된 제수값의 상기 제 1 및 제 2 서브셋을 수신하고,
    상기 멀티모듈러스 프리스케일러는 상기 제 1 복수의 카운터 스테이지가 각각 상기 프로그래밍된 제수값과 무관하게 상기 디바이드-바이-2 연산을 수행할 때 상기 로드 신호를 제공하는
    멀티모듈러스 프리스케일러.
  11. 제 10 항에 있어서,
    상기 제 1 복수의 카운터 스테이지는 상기 제 2 복수의 카운터 스테이지 중 제 1 카운터 스테이지에 직렬로 연결되고,
    상기 로드 신호는 상기 제 2 복수의 카운터 스테이지 중 상기 제 1 카운터 스테이지에 의해 제공되는
    멀티모듈러스 프리스케일러.
  12. 제 9 항에 있어서,
    상기 제 1 위상 관계의 특징은 제 1 주경로 기간에 의해 결정되고,
    상기 제 2 위상 관계의 특징은 실질적으로 상기 제 1 주경로 기간보다 짧은 제 2 주경로 기간에 의해 결정되는
    멀티모듈러스 프리스케일러.
  13. 입력 신호의 제 1 주파수를 분할해서 제 2 주파수의 출력 신호를 생성하는 방법에 있어서,
    복수의 카운터 스테이지의 각각의 카운터 스테이지를 선택적으로 인에이블하여 프로그래밍된 제수값에 따라 제 1 인수 혹은 제 2 인수로 분할을 수행하는 단계와,
    각각의 카운터 스테이지로부터의 분할의 출력을 후속하는 카운터 스테이지로의 입력으로서 제공하는 단계
    를 포함하되,
    제 1 카운터 스테이지 세트로부터의 분할의 출력은 제 1 위상 관계로 제공되고,
    제 2 카운터 스테이지 세트로부터의 분할의 출력은 상기 제 1 위상 관계와는 반대인 제 2 위상 관계로 제공되는
    출력 신호 생성 방법.
  14. 제 13 항에 있어서,
    상기 복수의 카운터 스테이지 각각이 인에이블되어서 상기 프로그래밍된 제수값과 무관하게 분할을 수행할 때, 상기 프로그래밍된 제수값을 로딩하는 단계를 포함하는
    출력 신호 생성 방법.
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