CN112003615A - 分频电路、多模分频器、锁相环电路以及电缆 - Google Patents
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- 230000009467 reduction Effects 0.000 claims abstract description 7
- 230000005540 biological transmission Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 10
- 230000008054 signal transmission Effects 0.000 description 6
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 4
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 4
- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 description 3
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 3
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000013307 optical fiber Substances 0.000 description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 241000167880 Hirundinidae Species 0.000 description 1
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 1
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 1
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 1
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000009747 swallowing Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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Abstract
本发明公开了一种分频电路，多模分频器、锁相环电路以及电缆，其中，分频电路包括第一触发器，包括主锁存器以及从锁存器，第一触发器的正相输出端输入至自身的数据端；第二触发器，第一触发器的正相输出端输入至第二触发器的数据端，待分频的第一时钟信号分别输入至第一触发器的时钟端以及第二触发器的时钟端；调频控制单元，调频控制单元包括开关管控制电路以及逻辑门电路；逻辑门电路的输出端与开关管控制电路连接，逻辑门通过控制开关管控制电路的开关状态，控制第二触发器与从锁存器的数据输入端连接，形成脉冲消减网络。本发明的技术方案可使用较少的触发器实现较高工作频率，进而提高信息的传输速度。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种分频电路、一种多模分频器、一种锁相环电路以及一种电缆。
背景技术
随着云计算、云存储等快速发展，给提供各个云计算、云存储服务的数据中心的通信速度带来压力，数据中心由数以万计的服务器组件，这些服务器通常通过光纤电缆相连接。因此，如何利用光纤电缆等有线媒介进行信号的高速度的传输一直是本领域技术人员致力解决的问题。
发明内容
本发明的发明目的在于提供一种能高速传输的分频电路。
本发明实施例提供了一种分频电路，包括：第一触发器，包括主锁存器以及与主锁存器电连接的从锁存器，第一触发器的正相输出端输入至自身的数据端；第二触发器，第一触发器的正相输出端输入至第二触发器的数据端，待分频的第一时钟信号分别输入至第一触发器的时钟端以及第二触发器的时钟端；调频控制单元，调频控制单元包括开关管控制电路以及逻辑门电路；第二触发器通过开关控制电路与从锁存器的数据输入端连接；逻辑门电路的输入端与第一触发器的输出端、以及模式控制信号端连接；逻辑门电路的输出端与开关管控制电路连接，逻辑门通过控制开关管控制电路的开关状态，控制第二触发器与从锁存器的数据输入端连接，形成脉冲消减网络。
基于前述方案，在另一个实施例中，分频电路还包括：第三触发器，与第一触发器以及调频控制单元电连接，第一触发器的反相输出端输入至第三触发器的时钟端，第三触发器的正相输出端输入至自身的数据端，第三触发器的输出端通过逻辑门电路与开关管控制电路电连接。
基于前述方案，在另一个实施例中，开关管包括第一开关管以及第二开关管，第三触发器的输出端以及模式控制信号通过逻辑门电路与第一开关管电连接，第二开关管与第一开关管串联连接，第二触发器的输出端与所述第二开关管电连接。
基于前述方案，在另一个实施例中，第一开关管包括NMOS管，逻辑门包括或非门，第三触发器的反相输出端以及模式控制信号输入或非门后输入至第一开关管的栅极，以使模式控制信号为高电平时，第一开关管处于截止状态。
基于前述方案，在另一个实施例中，第二开关管包括PMOS管，第二开关管的源极与从锁存器以及主锁存器电连接，第一开关管的源极与第二开关管的漏极电连接，第一开关管的漏极接地，第二触发器的正相输出端输入至第二开关管的栅极，以使当模式控制信号为低电平时，第二触发器与第二开关管形成脉冲吞咽网络。
基于本发明的另一个方面，本发明实施例还提供了一种多模分频器，该多模分频器具有如前所述的分频电路。
基于前述方案，在另一个实施例中，多模分频器还包括第一2分频电路、第一2/3分频电路，第二2/3分频电路以及第二2分频电路，待分频的第二时钟信号输入至第一2分频电路的时钟端，分频后的信号从第二2分频电路的输出端输出。
基于前述方案，在另一个实施例中，第一2分频电路以及第二2分频电路各具有一个触发器，第一2/3分频电路以及第二2/3分频电路各具有两个触发器。
基于本发明的另一个方面，本发明实施例还提供了一种锁相环电路，该锁相环电路具有如前所述的分频电路或者多模分频器。
基于本发明的另一个方面，本发明实施例还提供了一种电缆，包括线体以及收发器，收发器包括如前所述的锁相环电路。
本发明实施例所提供的多模分频电路与现有技术相比，具有如下优点：本发明实施例所提供的分频电路通过调频控制单元控制电路控制开关管控制电路的开关状态，从而控制从锁存器的输入端的电平值，反馈路径短，从而实现信号的高频、快速的传输。
附图说明
为了易于说明，本发明由下述的较佳实施例及附图作详细描述，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明相关技术中的÷4/÷5分频电路(简称DIV45，下文同)的结构框图；
图2是本发明一实施例提供的DIV45的原理图；
图3是图2所示实施例DIV45在5分频时的波形图；
图4本发明实施例提供的一种多模分频器的结构框图；
图5是本发明实施例提供的锁相环电路的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“电连接”应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
首先需要说明的是，通信系统具有发射系统和接收系统，用以完成信号或数据的发射和接收。为了使信号或数据适宜在自由空间或导引媒介中传输，在发射系统中，需要将信号或数据上变频以使其适于远距离传输，接收系统则需要将已调制的信号或数据下变频。在上变频和下变频的过程，都离不开本机震荡信号，本机震荡信号通常基于锁相环的频率合成器产生，频率合成器通常包括压控振荡器，多模分频器以及环路滤波器。当需要改变信号的频率时，通过配置多模分频器的分频比N，使压控振荡器的震荡频率通过锁相环锁定到参考晶振频率的N倍，即所需要的本机震荡信号。锁相环是利用外部输入的参考信号控制环路内部的本机震荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪。
但是，与需要高分辨率的频率合成的在自由空间内传输的无线信号的发射与接收所需要的调频不同，应用于导引媒介传输的分频器仅需要实现几种特定的分频比即可。例如，分频比为64、80、96、100、112、120和140。因此，为了实现低成本低功耗且高速的利用导引媒介进行数据或信号的传输，我们提供了本发明实施例所示的分频电路、多模分频器以及锁相环电路。
需要说明的是，触发器是边沿敏感的存储单元，数据存储的动作由时钟的上升或下降沿触发。在时钟为低或高时，输出端信号保持状态不变。边缘敏感，即触发器的输出仅在使能信号(时钟信号)的上升沿或下降沿改变。在时钟信号的上升沿或下降沿之后，即使输入改变，触发器的内容也保持不变。触发器包括D触发器，D触发器是一个具有记忆功能的，具有0和1两个稳定状态的信息存储器件，其接口可以采用标准接口，也就是说，具有数据端D端、时钟端CLK端，正相数据输出端Q端以及反相数据输出端Q非端。在D触发器作为2分频器使用时，数据端D端用于接收反馈数据并保存，时钟输入端CLK端用于接收时钟信号。在时序电路中，各个D触发器的时钟端互相电连接并连接到系统的时钟端，当时钟脉冲到来的，电路的状态同步改变，直至下一个时钟脉冲到来，电路的状态又再次改变。
本发明一个实施例提供了一种分频电路，该分频电路可以是预分频电路，还可以是后分频电路。在该实施例中，分频电路至少包括第一触发器、第二触发器以及调频控制单元。其中，第一触发器和第二触发器均可以是D触发器。第一触发器的正相输出端分别输入第一触发器以及第二触发器的数据端。在本实施例中，第一触发器包括主锁存器和从锁存器。调频控制单元包括开关管控制电路以及逻辑门电路，调频控制单元与主锁存器以及从锁存器电连接，第二触发器的输出端与开关管控制电路电连接，第一触发器的输出端以及模式控制信号通过该逻辑门电路与开关管控制电路电连接，由此，逻辑门电路的输出端与开关管控制电路连接，逻辑门通过控制开关管控制电路的开关状态，控制第二触发器与从锁存器的数据输入端连接，形成脉冲消减网络以吞咽脉冲，，进而可以控制分频电路的分频模式。由此，本发明的技术方案采用开关管控制电路的开关状态控制脉冲消减网络的形成，无需长反馈路径，从而实现了的信号的高频率、高速传输。
需要说明的是，锁存器是一种对脉冲电平敏感的双稳态电路，它具有0和1两种稳定状态，一旦状态被确定，就能自行保持，直到有外部特定输入脉冲电平作用在电路位置时，才有可能改变状态。电平敏感，是指数据存储的动作取决于使能信号的电平。具体的，当锁存器不锁存信号时，输出端的信号随输入端变化，相当于通过一个缓存器一样，当锁存器锁存信号时，输入端信号不起作用。
还需要说明的是，分频电路用于将输入的时钟信号根据分频比N进行分频，为了减少脉冲之间的干扰，该分频电路中的D触发器需要下一个脉冲信号到来前完成本脉冲信号的建立和保持，因此，若信号的传输的反馈路径相对较短，则可以以相对高速的频率完成信号的收发，从而可以实现信号的高频率传输。
进一步的，在另一个实施例中，D触发器可以是基于真单相时钟(True SinglePhase Clock,TSPC)动态D触发器，TSPC结构是一种动态逻辑电路，功耗小，没有静态损耗，从而可以用来降低功耗，提高工作速度。
本发明另一个实施例还提供了一种DIV45分频电路。下面就本发明相关技术中的DIV45与本发明一个实施提供的DIV45进行对比，本发明实施例所提供的技术方案的DIV45分频电路的优点将变得显然。
图1是本发明相关技术中的DIV45的结构框图。如图1所示，本发明相关技术中的DIV45包括第一级D触发器101、第二级D触发器102、第三级D触发器103、或非门N1、或非门N2、信号输入端01端和02端以及信号输出端03端，其中，待分频的信号从01端输入，分别输入至三个D触发器的时钟CLK端，第二级D触发器102的反相输出端与从02端输入的模式控制字逻辑或非后输入至第三级D触发器103的数据端，第三级D触发器103的正相输出端与第二级D触发器102的正相输出端逻辑或非后输入至第一级D触发器101的数据端D端,需要说明的是，当D触发器的输出数据反馈到其数据端时，即可实现2分频，即实现频率除以2。
在前述结构中，当模式控制字为高电平时，经或非门N2逻辑或非后均输出低电平，待分频的信号经过第一级D触发器和第二级的D触发器，信号频率除以4,实现4分频。当模式控制字为低电平时，第三级D触发器103和或非门N1每四个输入脉冲吞下一个脉冲，电路被五分频。
由此，本发明的相关技术中的DIV45若要实现五分频，输入信号需经过三个D触发器，反馈路径较长，因触发器内部数据的建立和保持均需要一定的时间，若输入信号需经过三个D触发器，则相对时延较长，从而限制了最大工作频率。
图2是本发明一实施例提供的DIV45的原理图，图3是图2所示DIV45在5分频时的波形图。
如图2所示，该多模分频电路包括第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3以及调频控制单元。其中，调频控制单元包括第一开关管M1、第二开关管M2以及或非门NOR1。在一个实施例中，具体的，第一开关管M1可以为PMOS管，第二开关管可以为NOMS管，DFF2的正相输出端输入至第一开关管M1的栅极，DFF3的反相输出端与模式控制信号M经或非门NOR1后，输入至第二开关管M2的栅极。
当模式控制信号M为高电平时，或非门NOR1的输出为低电平，第二开关管M2截止，当第二开关管M2截止时，无论DFF3的输出是高电平或低电平，均不影响节点Q的电平。由此，DFF1作为2分频器连接，其输出fD用作DFF3的时钟，DFF3也作为2分频器连接，因此，当模式信号M为高电平时，电路实现4分频。
如图3所示，fIN是输入的待分频的时钟信号，fD是第一D触发器DFF1的输出信号，fO是该分频后的输出信号，Gate drive M1是第一开关管M1的输入信号，也就是DFF2的正相输出端的输出信号，Gate drive M2是第二开关管M2的输入信号，也即是或非门NOR1的输出信号。当模式控制信号M为低电平时且模式控制信号M也为低电平时，Gate drive M2为高电平，第二开关管M2导通，DFF2与第一开关管M1形成一个脉冲消减网络以每四个输入信号周期吞没一个脉冲，实现5分频。具体的，当第二开关管M2导通时，节点Q的电平值被拉低，第一开关管M1也导通，DFF1的主锁存器存储的位信号被擦除，当fIN变为高电平时，晶体管P1截止，节点Q通过M1和M2放电到地，由此，实现了脉冲的吞咽。需要说明的是，在输入的时钟信号为低电平且fIN较低时，从电源到地会有一个小的短路电流，节点Q上的电压由P1的导通电阻与M1加上M2的导通电阻之比来决定，因此，如图2所示，可以将PMOS管P1,P2并联组合,从而避免短路电流。
由此，本发明实施例所提供的DIV45在实现5分频时，关键路径仅包括了一个触发器和一个锁存器，而不是三个触发器，从而可以将最大工作速度提高了30％以上。
在另外的实施例中，调频控制单元中的开关管和逻辑门还可以是其他的组合，只需能实现通过该调频控制单元控制分频电路中的触发器接入状态即可。
本发明实施例还提供了一种多模分频器，该多模分频器具有如前所属的分频电路。
图4本发明另一实施例提供的一种多模分频器的结构框图。
如图4所示，该多模分频电路包括级联的第一2分频器401，DIV45分频电路402，第一2/3分频电路403，第二DIV23分频电路404以及第二2分频电路405。其中，DIV45分频电路402可以是图2所示的DIV45分频电路。为了降低功耗提高速度，第一2分频器401以及第二2分频器405可以是基于TSPC结构的D触发器，该D触发器的输出端反馈至数据输入端，从而实现2分频。待分频的时钟信号输入至第一2分频电路输入端，DIV45分频电路的分频模式受模式控制字P0控制。模式控制字用于控制DIV45的分频模式，第一DIV23分频器电路403和第二DIV23分频器电路404是级联的两个双模分频器。其中，P1和P2分别是第一DIV23分频器电路403以及第二DIV23分频器电路404的模式控制字，正如本领域技术人员所公知的，n个双模DIV23分频器的序列，可实现的分频比为(4至2m+1-1),其中，m个级联的级数。因此，两个DIV23分频器级联，可以实现的分频比为4，5，6，7，又由于第二2分频器405再次将从第二DIV23分频器的输入信号2分频。由此可知，该实施例所提供的多模分频器含有的2分频器401含有一个D触发器，DIV45分频电路402含有的三个D触发器，DIV23分频电路含有的两个D触发器，共计9个D触发器，即可完成64、80、96、100、112、120和140的分频比。若采用传统的DIV23分频器的序列，若达到最小分频比64和最大分频比140，则至少需要7个级联的DIV23分频器，也就是说，需要14个D触发器。因此，本发明实施例所采用的方案能使用更少的D触发器实现相同的最大或最小分频比，能极大的降低电路的功耗，从而降低成本。
本发明的实施例还提供了一种锁相环电路，图5是本发明实施例提供的锁相环电路的结构示意图。如图5所示，包括鉴频鉴相器501，环路滤波器502，压控振荡器503以及分频器504。
鉴频鉴相器501检测输入信号和输出信号的相位差和频率差，并将检测出的差分信号通过鉴频鉴相器501转换成电压信号输出，经环路滤波器502后形成压控振荡器503的控制电压，对压控振荡器503输出信号的频率实施控制，再通过反馈通路把压控振荡器503输出信号的频率、相位反馈到鉴频鉴相器501。反馈通路包括分频器504，该分频器504可以是图4所示多模分频器，还可以包含本发明实施例提供的分频电路的分频器。多模分频器用于将输入的时钟信号进行分频，将分频后的信号和参考信号进行比较，从而使分频后的信号和参考信号保持相同的稳定的频率和相位。示意性的，若分频器504为图4所示结构的多模分频器，则可以通过较少的触发器完成64、80、96、100、112、120和140的分频比，且反馈路径短，速度快，从而使锁相环电路的工作速度加快，功耗降低。
本发明的一些实施例还提供了一种电缆，该电缆具有收发器和线体，该收发器包括如前所述的锁相环电路。
在本说明书的描述中，参考术语“一个实施例”的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种分频电路，其特征在于，包括：
第一触发器，包括主锁存器以及与所述主锁存器电连接的从锁存器，所述第一触发器的正相输出端输入至自身的数据端；
第二触发器，所述第一触发器的正相输出端输入至所述第二触发器的数据端，待分频的第一时钟信号分别输入至所述第一触发器的时钟端以及所述第二触发器的时钟端；
调频控制单元，所述调频控制单元包括开关管控制电路以及逻辑门电路；所述第二触发器通过所述开关控制电路与所述从锁存器的数据输入端连接；所述逻辑门电路的输入端与所述第一触发器的输出端、以及模式控制信号端连接；所述逻辑门电路的输出端与所述开关管控制电路连接，所述逻辑门通过控制所述开关管控制电路的开关状态，控制所述第二触发器与从锁存器的数据输入端连接，以形成脉冲消减网络。
2.根据权利要求1所述的分频电路，其特征在于，所述分频电路还包括：
第三触发器，与所述第一触发器以及所述调频控制单元电连接，所述第一触发器的反相输出端输入至所述第三触发器的时钟端，所述第三触发器的正相输出端输入至自身的数据端，所述第三触发器的反相输出端通过所述逻辑门电路与所述开关管控制电路电连接。
3.根据权利要求2所述的分频电路，其特征在于，所述开关管控制电路包括第一开关管以及第二开关管，所述第三触发器的输出端以及模式控制信号通过所述逻辑门与所述第一开关管电连接，所述第二开关管与所述第一开关管串联连接，所述第二触发器的输出端与所述第二开关管电连接。
4.根据权利要求3所述的分频电路，其特征在于，所述第一开关管包括NMOS管，所述逻辑门电路包括或非门，所述第三触发器的反相输出端以及模式控制信号输入所述或非门后输入至所述第一开关管的栅极，以使所述模式控制信号为高电平时，所述第一开关管处于截止状态。
5.根据权利要求4所述的分频电路，其特征在于，所述第二开关管包括PMOS管，所述第二开关管的源极与所述从锁存器以及所述主锁存器电连接，所述第一开关管的源极与所述第二开关管的漏极电连接，所述第一开关管的漏极接地，所述第二触发器的正相输出端输入至所述第二开关管的栅极，以使当所述模式控制信号为低电平时，所述第二触发器与所述第二开关管形成脉冲消减网络。
6.一种多模分频器，其特征在于，所述多模分频器具有如权利要求1-5任一项所述的分频电路。
7.根据权利要求6所述的多模分频器，其特征在于，所述多模分频器还包括串联连接的第一2分频电路、第一2/3分频电路，第二2/3分频电路以及第二2分频电路，待分频的第二时钟信号输入至所述第一2分频电路的时钟端，分频后的信号从所述第二2分频电路的输出端输出。
8.根据权利要求7所述的多模分频器，其特征在于，所述第一2分频电路以及第二2分频电路各具有一个触发器，所述第一2/3分频电路以及第二2/3分频电路各具有两个触发器。
9.一种锁相环电路，其特征在于，所述锁相环电路具有如权利要求1-5任一项所述的分频电路；或者
所述锁相环电路具有如权利要求6-8任一项所述的多模分频器。
10.一种电缆，其特征在于，所述电缆包括线体以及收发器，所述收发器包括如权利要求9所述的锁相环电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010967263.5A CN112003615A (zh) | 2020-09-15 | 2020-09-15 | 分频电路、多模分频器、锁相环电路以及电缆 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010967263.5A CN112003615A (zh) | 2020-09-15 | 2020-09-15 | 分频电路、多模分频器、锁相环电路以及电缆 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112003615A true CN112003615A (zh) | 2020-11-27 |
Family
ID=73469271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010967263.5A Pending CN112003615A (zh) | 2020-09-15 | 2020-09-15 | 分频电路、多模分频器、锁相环电路以及电缆 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112003615A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116959518A (zh) * | 2023-07-25 | 2023-10-27 | 合芯科技(苏州)有限公司 | 自定时电路与静态随机存取存储器 |
-
2020
- 2020-09-15 CN CN202010967263.5A patent/CN112003615A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116959518A (zh) * | 2023-07-25 | 2023-10-27 | 合芯科技(苏州)有限公司 | 自定时电路与静态随机存取存储器 |
| CN116959518B (zh) * | 2023-07-25 | 2024-03-19 | 合芯科技(苏州)有限公司 | 自定时电路与静态随机存取存储器 |
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| PB01 | Publication | ||
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| CB03 | Change of inventor or designer information | ||
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Inventor after: Ma Yan Inventor before: Ma Yan Inventor before: Tang Zhonglin |