JP2729196B2

JP2729196B2 - 高速５分周回路

Info

Publication number: JP2729196B2
Application number: JP62125001A
Authority: JP
Inventors: ブラドリィ・ジェイ・ベレズナック
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-05-23
Filing date: 1987-05-21
Publication date: 1998-03-18
Anticipated expiration: 2013-03-18
Also published as: ATE70397T1; EP0247769A3; EP0247769A2; US4703495A; JPS62296621A; EP0247769B1; DE3775113D1

Description

【発明の詳細な説明】発明の分野この発明は分周器回路に関するものであり、かつ特
に、改良された高速５分周回路に関するものである。発明の背景エレクトロニクスの種々の分野で、典型的には極超短
波の応用において、周波数を分割するように動作する回
路が必要である。たとえば、位相ロックループシステム
は高周波数応用のための分周波回路を必要とし得る。先行技術で公知のように、本質的には位相ロックルー
プは入来搬送波信号または基準周波数発生器の周波数と
電圧制御発振器（VCO）の周波数を比較する位相検出器
からなる。位相検出器の出力はそれを正確に基準周波数
と同位相に保つためにVCOにフィードバックされる。集積回路においては、位相ロックループに対する基準
周波数は典型的には水晶発振器により与えられる。しか
しながら、25メガヘルツ（MHz）を超えて動作する水晶
発振器を製造することは高価であり困難である。それゆ
え、たとえば、100ないし150MHzで動作する位相ロック
ループにおいては、分周器回路はそれが水晶発振器から
の基準周波数との比較のために位相検出器へ伝送される
前にVCOからの周波数を逓降することが必要である。Ｎ分周回路（カウンタ回路とも呼ばれる）は特定のカ
ウント数で分割し、すなわち回路内に置かれるＮクロッ
クパルスに対してわずか１つの出力パルスが発生され
る。２進信号のための従来の分周器回路は普通マスタスレ
イブ、すなわちＤ型フリップフロップからなる。そのよ
うなフリップフロップは単一のデータ入力（Ｄ入力）、
１つかまたは１対かのいずれかの相補的データ出力（Ｑ
または、または両方）、およびクロック入力（CLK）
を有する。動作において、データ入力（Ｄ入力）にある
論理レベルの形式のデータはクロック入力CLKが特定の
クロックパルス端縁をなすかまたは遷移する（すなわ
ち、論理「ロー」すなわち「０」レベルから論理「ハ
イ」すなわち「１」レベルへ遷移する）とき、データ出
力（Ｑ出力）へ伝送される。相補的データ出力は、提供
されると、出力で利用可能である。クロック入力CLK
レベルがハイ状態からロー状態へ変化するとき、クロッ
ク遷移に先立つＤ入力にある論理状態は、クロック入力
CLKのような時間が再びローからハイへの遷移をなすま
で、データ入力の後の変化とは無関係に、データ出力ま
たは出力で保持されるかまたはラッチされる。高周波回路設計は寄生容量および抵抗の数が最小限で
保たれることを必要とする。いずれの所与の回路ノード
とも関連がある寄生はそのモードに関連する回路動作の
遅延を増加する。それゆえ、高周波数で動作するよう設
計されている回路においては相互接続の数を最小限に保
つことが所望される。相互接続を最小限にすることへの一般的な接近は回路
の複雑さを減らすことである。一般に少数の相互接続は
少数の構成要素、特に３つまたはそれ以上の端子を有す
る構成要素（たとえば、トランジスタ）を意味する。分
周器回路においてはこのことは信号経路を通るゲートカ
ウントを減少することになる。分周器回路の速度を増加する別な方法はそのフリップ
フロップのすべてを同期して動作することであり、すな
わち、すべては同一クロック波形で駆動される。同期分
割器回路は回路のすべてのフリップフロップが共通クロ
ックに応答して同時に状態を変えるものである。すべて
のフリップフロップが同時に変化するので、出力（また
はカウントまたは状態）は待つようなカウント伝播がな
いので迅速にデコードされる。高速分周器回路を設計するさらなる目的は総伝播遅延
を最小限まで減少することである。この型の回路に対
し、伝播遅延はクロック入力（CLK）信号のローからハ
イへの遷移を測定して、回路網が新しい状態で安定化す
るのに必要とされる時間である。伝播遅延はカウンタフ
リップフロップの状態の賢明な割当てにより減少され
る。発明の要約それゆえ、この発明の目的は125MHzおよびそれより上
の周波数での動作が可能である分周器回路を提供するこ
とである。この発明の別な目的は寄生容量および抵抗を最小限ま
で保つために最小数の相互接続を有する分周器回路を提
供することである。この発明のまた別な目的は同期して動作する分周器回
路を提供することである。この発明のさらなる目的は減少された伝播遅延を有す
る分周器回路を提供することである。この発明に従って、高速５分周回路が提供される。特
に、この発明の回路は第１のフリップフロップの第１の
出力が第２のフリップフロップのデータ入力へ結合さ
れ、第２のフリップフロップの第１の出力が第３のフリ
ップフロップのデータ入力へ結合され、かつ第３のフリ
ップフロップの第１の出力が第２のフリップフロップの
データ入力へ戻って結合される３つのＤ型フリップフロ
ップを含む。各フリップフロップはクロック入力が各フ
リップフロップへクロックパルスを同時に与えるための
手段に結合される。第１のフリップフロップの第２の出
力は５分周回路のための出力である。この発明の他の目的、特徴および利点は次の詳細な説
明および類似の参照符号が図を通して類似の特徴を表わ
す添付の図面を実行すると明らかになるであろう。発明の詳細な説明この発明を実施するために発明者により目下実行され
ている最良のモードを例示するこの発明の特定の実施例
に対し詳細に参照がなされ、その好ましい実施例は添付
の図面で明らかにされる。この説明で参照される図面は
同一比で描かれておらずこの発明に従って製造された集
積回路のわずか一部を例示していると理解される。第１図は先行技術の５分周回路２を示す。分周器回路
２はＤ型フリップフロップ４、６、８、10を含む。その
ようなフリップフロップは先行技術では公知である。フ
リップフロップ４、６、８、10は各々それぞれデータ入
力D₁ないしD₄を有する。フリップフロップ４、６、８、
10はまた各々がそれぞれ非反転データ入力Q₁ないしQ
₄を、かつ補足的に、すなわち反転データ出力_１ない
し_４をそれぞれ有する。最終的に、フリップフロップ
４、６、８、10は各々クロック入力12、14、16、18をそ
れぞれ有する。分周器回路２の周波数入力20はフリップフロップ４の
クロック入力12に結合される。データ入力D₁およびデー
タ出力_１はNORゲート22の第１の入力へともに結合さ
れる。フリップフロップ４のデータ出力Q₁はフリップフ
ロップ６のクロック入力14へ結合される。フリップフロ
ップ６のデータ出力_２はフリップフロップ６のデータ
入力D₂に結合される。フリップフロップ６の他のデータ
出力Q₂はNORゲート22の第２の入力に結合される。フリップフロップ６のデータ出力Q₂はフリップフロッ
プ８のクロック入力16へ結合される。フリップフロップ
８のデータ出力_３はフリップフロップ８のデータ入力
D₃とともにNORゲート22の第３の入力へ結合される。フ
リップフロップ８のデータ出力Q₃は分周器回路２に対す
る周波数出力である。 NORゲート22の出力はフリップフロップ10のデータ入
力D₄に結合される。分周器回路２の周波数入力20はイン
バータ24を介してフリップフロップ10のクロック入力18
に結合される。最終的に、フリップフロップ10のデータ
出力Q₄は集合的にフリップフロップ４のセット入力26、
フリップフロップ６のクリア入力28およびフリップフロ
ップ８のクリア入力30に結合される。分周器回路２の動作は次のように説明される得る。周
波数入力20でのクロックパルスの第１の立ち上がり端縁
で、開始内部状態＜0,0,0,0＞、すなわちデータ出力Q₁
ないしQ₄の各々が０であり（＜Q₄,Q₃,Q₂,Q₁＞＝＜0,0,
0,0＞）ならば、フリップフロップ４はデータ出力Q₁が
論理HIGHすなわち１となるように状態を変化する。これ
はフリップフロップ６および８のようにフリップフロッ
プ４はその反転出力がそのデータ入力に戻って結合され
るからである。このように、フリップフロップ４、６、
８の各々は立ち上がりクロック端縁がそのそれぞれのデ
ータ入力で提示されるとき状態を変化する。フリップフ
ロップ４の論理１出力は順にフリップフロップ６をクロ
ック動作し、データ出力Q₂が論理１となるひょうにフリ
ップフロップが状態を変えることを引き起こす。同様
に、フリップフロップ６の論理１出力はフリップフロッ
プ８をクロック動作し、データ出力Q₃が論理１となるよ
うにフリップフロップ８が状態を変化することを引き起
こす。このように、周波数入力20でのクロックパルスの
第１の立上がり端縁の後で、分周器回路２の内部状態は
＜Q₄,Q₃,Q₂,Q₁＞＝＜0,1,1,1＞となる。周波数入力20での第１のクロックパルスの立上がり端
縁の後で、反転データ出力_１、_２、_３の各々は論
理０であるということが注目されるであろう。次いで、
周波数入力20での第１のクロックパルスの立下がり端縁
で、フリップフロップ10はクロック動作される。このこ
とは、論理０を周波数入力20のいずれのクロックパルス
の立ち下がり端縁からも論理１へ変化するインバータ24
のせいである。しかしながら、フリップフロップ10は論
理１がデータ入力D₄で提示されるまでNORゲート22の出
力から状態を変化しないであろう。 NORゲート22はフリップフロップ４、６、８の状態に
感応するように動作する。データ出力Q₃、Q₂、Q₁がそれ
ぞれ論理１、論理０、および論理１に等しいとき（すな
わち、＜1,0,1＞）、NORゲート22の出力は「HIGH」（す
なわち、論理１）になる。周波数入力20でのクロックの
次の立ち下がり端縁はデータ出力Q₄が論理１になるよう
にフリップフロップ10が状態を変えることを引き起こ
す。この遷移の結果は下で検討される。周波数入力20での第２のクロックパルスの立ち上がり
端縁で、フリップフロップ４は再びデータ出力Q₁が論理
０になるように状態を変える。しかしながら、フリップ
フロップ６および、したがってフリップフロップ８は、
データ出力Q₁での論理０がフリップフロップ６をクロッ
ク動作せず、そしてそれは順にフリップフロップ８をク
ロック動作しないので状態を変えない。このように、こ
のときの分周器回路２の内部状態は＜Q₄,Q₃,Q₂,Q₁＞＝
＜0,1,1,0＞である。周波数入力20での第３のクロックパルスの立ち上がり
端縁で、フリップフロップ４は再びデータ出力Q₁が論理
１になるように状態を変化する。データ出力Q₁での論理
１は順にフリップフロップ６をクロック動作し、データ
出力Q₂が論理０になるようにフリップフロップ６が状態
を変化することを引き起こす。この点で、分周器回路２の内部状態は＜Q₄,Q₃,Q₂,Q₁
＞＝＜0,1,0,1＞である。Q₃＝１のとき_３＝０であり
かつQ₁＝１のとき_１＝０であることに注目されたい。
NORゲート22への３つの入力は_３、Q₂および_１であ
るので、この点でカウントシーケンスではNORゲート22
は＜000＞の入力を与えられ、NORゲート22の出力が論理
１に変化することを引き起こす。このように、論理１は
フリップフロップ10のデータ入力D₄に提示される。次に、周波数入力20での第３のクロックパルスの立ち
下がり端縁で、フリップフロップ10がクロックされて、
データ出力Q₄が論理１になるようにフリップフロップ10
が状態を変えることを引き起こす。第１図で見られるように、データ出力Q₄はそれぞれフ
リップフロップ６および８の「クリア」端子28、30に結
合される。データ出力Q₄はまたフリップフロップ４の
「セット」端子26に結合される。フリップフロップ４の
セット端子26は論理１がセット端子26に提示されてとき
データ出力Q₁を論理１にセットするように動作する。ク
リア端子28、30は論理１がクリア端子28、30に提示され
るときデータ出力Q₂およびQ₃をそれぞれ論理０にセット
するように動作する。セット端子26およびクリア端子28、30は論理１がセッ
ト端子26およびクリア端子28、30にある限りクロック入
力12、14、16の動作を無効にするよう機能するそれぞれ
フリップフロップ４、６および８の内部の回路に結合さ
れる。このように、周波数入力20での第４のクロックパ
ルスの次の立ち下がり端縁までデータ出力Q₁は論理１に
留まりかつデータ出力Q₂およびQ₃は論理０に留まり、こ
れがデータ出力Q₄を論理０に戻す。次に、周波数入力20での第５のクロックパルスの立ち
上がり端縁で、フリップフロップ４はクロック動作され
てデータ出力Q₁が論理０になるように、フリップフロッ
プ４が状態を変えることを引き起こす。分周器回路２は
このように再びその開始内部状態、すなわち、＜Q₄,Q₃,
Q₂,Q₁＞＝＜0,0,0,0＞になる。先行技術の分周器回路２のカウントシーケンスは第Ｉ
表で下に示される。第２図は分周器回路２のための先に説明されたタイミ
ングパターンを示している。周波数アウト端子Q₃での周
波数は周波数入力端子20での周波数から５倍減少され
る。このように、周波数入力20での５つの入力パルスご
とに、分周器回路２はデータ出力Q₃（周波数出力端子）
で１つの出力パルスを伝える。最小電流密度ゲートを用いる現在のバイポーラ技術を
用いると、分周器回路２は100MHzより小さい速度まで動
作が可能であるにすぎない。周波数入力20での周波数速
度が100MHzのタイミング高速を超えるならば、回路は誤
動作し、所望のカウントシーケンスから脱する。分周器回路２の速度を制限する臨界タイミングは、周
波数入力20で第３のクロックパルスの「HIGH」部分の
間、発生する。第３のクロックパルスの立ち上がり端縁
により伝えられる次のタイミング事象は、第３のクロッ
クパルスの立ち下がり端縁に先立って完了されなければ
ならず、 1. 周波数入力20からデータ出力Q₁への信号の伝播遅
延：2.5ナノ秒（ns）、 2. データ出力Q₁からデータ出力Q₂への信号の伝播遅
延：2.5ns、 3. データ出力Q₁およびQ₂からNORゲート22の出力への
信号の伝播遅延：2ns、かつ 4. データ入力D₄でのNORゲート22の出力のセットアッ
プ時間：1ns、合計:8ns である。このように、３つの伝播遅延およびセットアッ
プ時間は期間内周波数の２分の１以内ですべて起こらな
くてはならない。分周器回路２の設計に関するさらなる問題はスプリア
ス状態からのカウントシーケンスの妨害が起こりそうで
あるからである。これは同時に切換わるビットの数のせ
いで生じる。第Ｉ表を参照すると、分周器回路２がクロ
ックパルス１からクロックパルス２へ変化するとき、３
つのビットが同時に変化し（0,0,0から1,1,1へ）、かつ
回路がクロックパルス３からクロックパルス４へ変化す
るとき、２つのビットが同時に変化するということが見
られる。第３図はこの発明に従った分周器回路32の概略図を示
す。分周器回路32はＤ型フリップフロップ34、36、38か
らなる。フリップフロップ34、36および38は各々データ
入力、それぞれＤ、ないしD₃を有し、かつデータ出力、
それぞれQ₁ないしQ₃を有する。フリップフロップ34、3
6、38の各々はまた反転データ出力、それぞれ_１ない
し_３を有する。フリップフロップ34のデータ出力Q₁はORゲート40の第
１の入力に結合される。フリップフロップ34の反転出力
_１は分周器回路34に対する周波数出力である。フリップフロップ36のデータ出力Q₂はフリップフロッ
プ38のデータ入力D₃に結合され、かつさらにNORゲート4
2の第１の入力に結合される。フリップフロップ36の反
転データ出力_２はNORゲート44の第１の入力に結合さ
れる。フリップフロップ38のデータ出力Q₃はNORゲート44の
第２の入力に結合される。NORゲート44の出力はORゲー
ト40の第２の入力に結合される。ORゲート40の出力はフ
リップフロップ36のデータ入力D₂に結合される。フリップフロップ30の反転データ出力_３はORゲート
46の第１の入力に結合され、かつさらにNORゲート42の
第２の入力に結合される。NORゲート42の出力はORゲー
ト46の第２の入力に結合される。ORゲート46の出力はフ
リップフロップ34のデータ入力D₁に結合される（注:OR
ゲート46は実際はフリップフロップ34の内部にあるが、
例示のために外部に示されている。）周波数入力48はそれぞれフリップフロップ34、36およ
び38のクロック入力50、52、54に結合される。分周器回
路32の動作の次の議論は先に説明された回路接続への参
照により後に続けられる。この発明の分周器回路32の動作は次のとおりである。
開始内部状態＜Q₁,Q₂,Q₃＞＝＜0,0,0＞と仮定された
い。＜Q₁,Q₂,Q₃＞＝＜0,0,0＞のとき、_１、_２およ
び_３の各々は論理１となる。Q₁＝０のとき、ORゲート
40の一方の入力は論理０である。Q₂＝０のとき、NORゲ
ート42の第１の入力は論理０である。NORゲート42の第
２の入力は_３＝１であるので、論理１である。このよ
うに、NORゲート42の出力はこの点で論理０となる。そ
れゆえ、ORゲート46の一方の入力または論理０となる。
ORゲート46への他方の入力は_３＝１であるので論理１
である。それゆえ、データ入力D₁はORゲート46の出力か
ら論理１が与えられる。また＜Q₁,Q₂,Q₃＞＝＜0,0,0＞の開始状態の間、NORゲ
ート44の一方の入力は_２＝１であるので論理１とな
る。NORゲート44の他方の入力はQ₃＝０であるので論理
０となる。それゆえに、NORゲート44の出力は論理０で
あり、これはORゲート40の一方の入力で提示される。OR
ゲート40の他方の入力はQ₁＝０であるので論理０であ
る。それゆえ、ORゲート40の出力は論理０に等しく、こ
れはフリップフロップ36のデータ入力D₂で提示される。第３図を参照すると、開始状態＜Q₁,Q₂,Q₃,＞＝＜0,
0,0＞の間、３つのデータ入力D₁、D₂、およびD₃はそれ
ぞれ論理１、論理０および論理０に等しいということが
わかる。周波数入力48での第１のクロックパルスの立ち上がり
端縁で、すべての３つのフリップフロップ34、36、38は
同時にクロックされる。先の議論からわかるように、フ
リップフロップ34だけはフリップフロップ34だけがその
データ入力で論理１であるので状態を変化する。それゆ
え、周波数入力48での第１のクロックパルスの立ち上が
り端縁の後、分周器回路32の内部状態は＜Q₁,Q₂,Q₃＞＝
＜1,0,0＞である。周波数入力48での第１のクロックパルスの立ち上がり
端縁の後で、次の回路ノードは論理信号レベルを変化し
てしまっており、Q₁は論理１に等しく、それゆえORゲー
ト40の１つの入力は論理１に等しく、かつこのようにOR
ゲートの出力は論理１であり、これはフリップフロップ
36のデータ入力D₂で提示される。また、Q₁＝１であるの
で、_１＝０である。周波数入力48での第２のクロックパルスの立ち上がり
端縁で、３つのフリップフロップ34、36、38すべては再
び同時にクロック動作される。しかしながら、フリップ
フロップ36のみはそれがクロック動作されるときにその
出力（「０」）とは異なる入力（「１」）を有する唯一
のフリップフロップであるので状態を変えない。このよ
うに、周波数入力48での第２のクロックパルスの後で、
データ出力Q₂は論理１に等しく、かつ分周器回路32の内
部状態は＜Q₁,Q₂,Q₃＞＝＜1,1,0＞である。周波数入力48での第２のクロックパルスの立ち上がり
端縁の後で、次の回路ノードは論理信号レベルを変化し
てしまっており、Q₂が今論理１に等しいので_２＝０で
あり、データ入力D₃＝１であり、かつNORゲート42の第
２の入力は今論理１に等しい。_２＝０であるので、NO
Rゲート44の第２の入力は今０に等しい。それゆえNORゲ
ート44の出力は論理１である。周波数入力48での第３のクロックパルスの立ち上がり
端縁で３つのフリップフロップ34、36、38は同時にクロ
ック動作され、フリップフロップ38のみがその入力
（「１」）が第３のクロックパルスの直前のその出力
（「０」）と異なるので状態を変化する。このように、
周波数入力48での第３のクロックパルスの後で、データ
出力Q₃は論理１に等しく、かつ分周器回路32の内部状態
は＜Q₁,Q₂,Q₃＞＝＜1,1,1＞である。第３のクロックパルスの後で、次の回路ノードは論理
信号レベルを変化してしまっており、Q₃が今論理１に等
しいので_３＝０であり、かつNORゲート44の一方の入
力は論理１に等しい。それゆえNORゲート44の出力は論
理０に等しく、それはORゲート40の一方の入力で提示さ
れる。_３が今論理０に等しいので、NORゲート42の第
２の入力は論理０に等しくかつORゲート46の第２の入力
は論理０に等しい。ORゲート46の両方の入力が論理０で
あると、ORゲート46の出力は論理０となり、それはフリ
ップフロップ34のデータ入力D₁で提示される。周波数入力48での第４のクロックパルスの立ち上がり
端縁で、３つのフリップフロップ34、36および38は再び
同時にクロック動作され、しかしながら、フリップフロ
ップ34のみがその入力（「０」）が第４のクロックパル
スの直前のその出力（「１」）とは異なるので、その状
態を変化する。このように、第４のクロックパルスの後
で、データ出力Q₁は論理０に等しく、かつ分周器回路32
の内部状態は＜Q₁,Q₂,Q₃＞＝＜0,1,1＞である。第４のクロックパルスの後で、次の回路ノードは論理
信号レベルを変化してしまっており、Q₁は今論理０に等
しいので_１＝１であり、かつORゲート40への第２の入
力は論理０に等しい。ORゲート40への両方の入力は論理
０であるので、ORゲート40の出力は論理０であり、そし
てそれはフリップフロップ36のデータ入力D₂で提示され
る。周波数入力48での第５のクロックパルスの立ち上がり
端縁で、３つのフリップフロップ34、36、38は同時にク
ロック動作される。第５のクロックパルスで、フリップ
フロップ36のみはその入力（「０」）が第５のクロック
パルスの直前のその出力（「１」）とは異なるので、状
態を変える。このように、第５のクロックパルスの後
で、データ出力Q₂は論理０であり、かつ分周器回路32の
内部状態は＜Q₁,Q₂,Q₃＞＝＜0,0,1＞である。第５のクロックパルスの後で、次の回路ノードは論理
信号レベルを変化してしまっており、Q₂＝０であるので
_２は論理１となり、フリップフロップ38のデータ入力
D₃は論理０となり、かつNORゲート42の第２の入力は論
理０となる。NORゲート42の出力は今論理１となり、そ
れはORゲート46の一方の入力へ提示される。ORゲート46
の出力はこのように論理１となり、それはフリップフロ
ップ34のデータ入力D₁へ提示される。最終的に、_２＝
１であるので、NORゲート44の第２の入力は論理１とな
る。周波数入力48での第６のクロックパルスの立ち上がり
端縁（第２のタイミングサイクルの初め）で、３つのフ
リップフロップ34、36、38は再び同時にクロック動作さ
れる。このクロックパルスで、２つのフリップフロップ
34および38は状態を変える。フリップフロップ34のデー
タ出力Q₁は論理１となりかつフリップフロップ38のデー
タ出力Q₃は論理０となる。このように、分周器回路32は
カウントシーケンスにおける第１のクロックパルスに続
く内部状態に戻り、すなわち、＜Q₁,Q₂,Q₃＞＝＜1,0,0
＞である。分周器回路32のカウントシーケンスは第II表
で下に示される。第４図は分周器回路32に対する先に説明されたタイミ
ングパターンを示す。周波数アウト端子_１での周波数
は周波数入力端子48での周波数から５倍減少され、すな
わち、周波数入力48での５つの入力パルスごとに、分周
器回路32はデータ出力_１で１つの出力パルスを伝達す
る。分周器回路32の設計における最小伝播遅延は賢明な状
態割当てにより達成された、カウントシーケンスにおけ
る最終状態から初期状態への遷移を除けば、そのシーケ
ンスにおける各連続するカウントはただ単一のビットだ
け異なる。これはスプリアス状態変化を除去しかつ過剰
な遅延を回避する。分周器回路32の最大動作周波数はカウントシーケンス
における最終状態から初期状態への遷移により制限され
る。最大周波数は次の等式により与えられる。であり、そこでは t_s（34）＝フリップフロップ34のセットアップ時間、ｔpd（36）＝フリップフロップ36の伝播遅延、 t_pd（42）＝NORゲート42の伝播遅延である。（ORゲート46はフリップフロップ34の内部にあ
るので、それはただフリップフロップ34に対するセット
アップとして現われるだけであって単一経路でのゲート
遅延として現われるのではないことに注目されたい。）回路動作のコンピュータシミュレーションは155℃で
の最悪の場合の状態での次の性能を予期している。 t_s （34）＝1.2ns t_pd（36）＝3.5ns t_pd（42）＝1.6ns 合計＝6.3ns 最大入力周波数＝158.7MHz 上記のものが最悪の場合の状態を表わしている一方
で、現在のバイポーラ技術を用いると、分周器回路32は
250MHzまでの速度で動作可能である。いずれの３フリップフロップ２進カウンタ回路（すな
わち、３出力ビット）においても、８つの可能なカウン
ト状態があるということが注目されるであろう。分周器
回路32のカウントシーケンスは可能な８つの状態のうち
５つだけを利用するということがまた注目されるであろ
う。そのような状態において、分周器回路32は偶然それ
が３つの未使用の状態のうちのいずれかの１つにでも見
い出され得るという可能性がある。これは回路がパワー
アップされるときに起こり得るかまたはフリップフロッ
プの状態に影響を与える外部ノイズが原因となり得る。第II表において示されるカウントシーケンスのすべて
の状態に対し、次の入力クロックパルスで回路がそこへ
と進行する状態は公知であるが、未使用の状態に対する
次の状態は公知ではない。このように、フリップフロッ
プが未使用の状態に「投じられる」とき、カウンタは未
使用の状態から未使用の状態へと発振され、決して使用
状態に到達しないかもしれないという可能性がさらにあ
る。その未使用の状態がこの特徴を有する回路は「ロッ
クアウト」を被ると言われる。もし偶然に、分周器回路32がいずれの未使用の状態あ
にも入るならば（Q₁,Q₂,Q₃＝0,0,0;0,1,0;0,1,1）、そ
れは迅速に正しいカウントシーケンスに戻り、このよう
にロックアウトを妨げる。これはORゲート46またはNOR
ゲート44により達成される。たとえば、もし分周器回路
32が状態＜Q₁,Q₂,Q₃＞＝＜1,0,1＞へとパワーアップさ
れたならば、NORゲート44はカウントが＜Q₁,Q₂,Q₃＞＝
＜0,0,1＞または状態＜Q₁,Q₂,Q₃＞＝＜1,0,0＞のいずれ
かに入るまでQ₂を論理０に等しいように保つであろう。
その代わり、もし分周器回路32が状態＜Q₁,Q₂,Q₃＞＝＜
0,1,0＞へパワーアップされるならば、Q₂はカウントが
状態＜Q₁,Q₂,Q₃＞＝＜0,1,1＞に入るまで論理１に等し
いように保たれるであろう。NORゲート44がなければ、
分周器回路32は状態＜Q₁,Q₂,Q₃＞＝＜0,1,0＞と＜1,0,1
＞との間で発振するであろう。同様に、状態＜Q₁,Q₂,Q₃＞＝＜0,0,0＞が生じるなら
ば、ORゲート46の第１の入力（データ出力_３に結合さ
れる）は次の状態が＜Q₁,Q₂,Q₃＞＝＜1,0,0＞となり、
このように正しいカウントシーケンスに戻るということ
を確実にする。この発明の特定の実施例の先の説明は例示および説明
のために提供されてきた。余すところがないことまたは
この発明を開示された厳密な形式に制限することは意図
されておらず、かつ明らかに多くの修正および変化が先
の教示を考慮すれば可能である。この実施例はそれによ
り熟考された特定の使用に適するように種々の実施例に
おいてかつ種々の修正を伴って当業者がこの発明を最も
よく利用することを可能にするように、この発明の原理
およびその実用的な用途を最もよく説明するために選択
され記載された。この発明の範囲は前掲の特許請求の範
囲およびそれらの同等物により規定されることが意図さ
れている。

【図面の簡単な説明】第１図は先行技術で公知である分周器回路の概略図であ
る。第２図は第１図の分周器回路に対するタイミング波形の
図である。第３図はこの発明の５分周回路の概略図である。第４図はこの発明の５分周回路に対するタイミング波形
の図である。図において、４、６、８および10はＤ型フリップフロッ
プ、12、14、16および18はクロック入力、20は周波数入
力、22はNORゲート、24はインバータ、26はセット入
力、28および30はクリア端子、32は分周器回路、、34な
いし38はＤ型フリップフロップ、40はORゲート、42およ
び44はNORゲート、46はORゲート、48は周波数入力であ
る。

Claims

(57)【特許請求の範囲】１．各々が、データ入力、非反転データ出力、反転デー
タ出力、および５分周すべき信号を受けるクロック入力
を有する第１、第２および第３のフリップフロップ素子
を含みかつ前記第２および第３のフリップフロップ素子
の出力と前記第１のフリップフロップのデータ入力の間
にフィードバック経路が存在する高速５分周カウンタ回
路であって、前記第１のフリップフロップ素子のデータ入力が、第１
の２入力NORゲートの出力にその一方入力が接続される
第１の２入力ORゲートを含み、前記第２のフリップフロップ素子のデータ入力が、前記
第１のフリップフロップ素子の非反転出力に結合され、前記第２のフリップフロップ素子の非反転出力が前記第
３のフリップフロップ素子のデータ入力および前記第１
のNORゲートの一方入力に接続され、前記第３のフリップフロップ素子の反転出力が前記第１
のORゲートの他方入力および前記第１のNORゲートの他
方入力に接続され、前記５分周カウンタ回路の５分周結果出力が前記第１の
フリップフロップ素子の反転出力から取出されるように
したことを特徴とする、高速５分周カウンタ回路。２．前記第２のフリップフロップ素子のデータ入力は、
第２の２入力NORゲートの出力にその一方入力が接続さ
れかつその他方入力が前記第１のフリップフロップ素子
の非反転出力に接続される第２のORゲートを備え、前記第２のNORゲートの一方入力は前記第３のフリップ
フロップ素子の非反転出力に接続されかつその他方入力
は前記第２のフリップフロップ素子の反転出力に接続さ
れることを特徴とする、特許請求の範囲第１項記載の高
速５分周カウンタ回路。３．前記第２のフリップフロップ素子のデータ入力が、
少なくとも前記第２のフリップフロップ素子の一方の出
力に結合される入力を有する第２の否定論理和回路の出
力を一方入力に受ける論理和回路をさらに含み、前記論
理和回路の他方入力は前記第１のフリップフロップ素子
の非反転出力に接続され、前記第２の否定論理和回路
は、前記第２のフリップフロップ素子の反転および非反
転出力の一方と前記第３のフリップフロップ素子の反転
および非反転出力の前記一方と異なる他方の出力の信号
を受ける、特許請求の範囲第１項記載の高速５分周カウ
ンタ回路。４．前記第１、第２および第３のフリップフロップ素子
の各々は、Ｄ型フリップフロップを備える、特許請求の
範囲第１項に記載の高速５分周カウンタ回路。５．高速５分周カウンタ回路であって、データ入力、クロック入力、非反転出力および反転出力
を有する第１のフリップフロップ手段を含み、前記第１
のフリップフロップ手段の反転出力が前記５分周カウン
タ回路の出力であり、データ入力、クロック入力、非反転出力および反転出力
を有する第２のフリップフロップ手段を備え、前記第１
のフリップフロップ手段の非反転出力が論理ゲートを介
して前記第２のフリップフロップ手段のデータ入力に結
合され、さらにデータ入力、クロック入力、非反転出力および反転出力
を有する第３のフリップフロップ手段を備え、前記第３
のフリップフロップ手段の非反転出力が前記論理ゲート
を介して前記第２のフリップフロップ手段のデータ入力
に結合され、前記第３のフリップフロップ手段の反転出
力が第１のORゲートの第１の入力を介して前記第１のフ
リップフロップ手段のデータ入力に結合され、前記第３
のフリップフロップ手段の反転出力はさらに第１のNOR
ゲートの第１の入力に結合され、前記第１のNORゲート
の出力は前記第１のORゲートの第２の入力に結合され、
前記第１のORゲートの出力は前記第１のフリップフロッ
プ手段のデータ入力に結合され、前記第２のフリップフロップ手段の非反転出力が前記第
３のフリップフロップ手段のデータ入力に結合されかつ
さらに前記第１のNORゲートの第２の入力に結合され、前記第１、第２および第３のフリップフロップ手段のク
ロック入力の各々は、クロックパルスを与える外部手段
に結合され、さらに前記論理ゲートは前記第２のフリップフロップ手段の反
転出力および前記第３のフリップフロップ手段の非反転
出力の信号の少なくとも一方が第１の論理レベルのとき
には前記第１のフリップフロップ手段の非反転出力の信
号を前記第２のフリップフロップ手段のデータ入力へ通
過させ、かつそうでない場合には前記第２のフリップフ
ロップ手段のデータ入力に前記第１の論理レベルの信号
を与えることを特徴とする、高速５分周カウンタ回路。６．以下に示すカウントシーケンスに従ってカウントを
とって前記クロック入力に与えられるクロックパルスを
５分周する、特許請求の範囲第５項記載の高速５分周カ
ウンタ回路。７．前記論理ゲートは、前記第１のフリップフロップ手
段の非反転出力を受ける第１の入力と、第２のNORゲー
トの出力を受ける第２の入力を有する第２のORゲートを
含み、前記第２のNORゲートは、その第１の入力が前記
第２のフリップフロップ手段の反転出力に結合され、か
つその第２の入力が前記第３のフリップフロップ手段の
非反転出力に結合され、これにより前記第２のNORゲー
トは、前記第１、第２および第３のフリップフロップ手
段の非反転出力が未使用の論理状態000、010および101
の間で発振することを防止する、特許請求の範囲第５項
記載の高速５分周カウンタ回路。８．前記第１、第２および第３のフリップフロップ手段
の各々はＤ型フリップフロップを備える、特許請求の範
囲第５項記載の高速５分周カウンタ回路。