JPH06258465A - 可変分周回路及びそれを用いた２モジュラス・プリスケーラ - Google Patents
可変分周回路及びそれを用いた２モジュラス・プリスケーラInfo
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- JPH06258465A JPH06258465A JP5046355A JP4635593A JPH06258465A JP H06258465 A JPH06258465 A JP H06258465A JP 5046355 A JP5046355 A JP 5046355A JP 4635593 A JP4635593 A JP 4635593A JP H06258465 A JPH06258465 A JP H06258465A
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- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【目的】 低消費電力の可変分周回路を提供する。
【構成】 制御信号ＭＣａが“Ｌ”のとき、ＡＮＤゲー
ト１３１の出力はＤ−ＦＦ１１０−１の帰還信号の
“Ｌ”“Ｈ”に関わらず、“Ｌ”となり、ＯＲゲート１
４１は、Ｄ−ＦＦ１２０−１の逆相出力端子Ｑ／からの
帰還信号をそのままＤ−ＦＦ１１０−１の入力端子Ｄへ
伝える。このとき、Ｄ−ＦＦ１１０−１，１２０−１は
分周比が１／４の分周動作を行う。制御信号ＭＣａが
“Ｈ”のとき、ＡＮＤゲート１３１はＤ−ＦＦ１１０−
１の逆相出力端子Ｑ／からの帰還信号がそのままＯＲゲ
ート１４１の入力端子へ出力する。これにより、Ｄ−Ｆ
Ｆ１１０−１，１２０−１及びＯＲゲート１４１が分周
比が１／３の分周動作を行う。
ト１３１の出力はＤ−ＦＦ１１０−１の帰還信号の
“Ｌ”“Ｈ”に関わらず、“Ｌ”となり、ＯＲゲート１
４１は、Ｄ−ＦＦ１２０−１の逆相出力端子Ｑ／からの
帰還信号をそのままＤ−ＦＦ１１０−１の入力端子Ｄへ
伝える。このとき、Ｄ−ＦＦ１１０−１，１２０−１は
分周比が１／４の分周動作を行う。制御信号ＭＣａが
“Ｈ”のとき、ＡＮＤゲート１３１はＤ−ＦＦ１１０−
１の逆相出力端子Ｑ／からの帰還信号がそのままＯＲゲ
ート１４１の入力端子へ出力する。これにより、Ｄ−Ｆ
Ｆ１１０−１，１２０−１及びＯＲゲート１４１が分周
比が１／３の分周動作を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等で構
成された自動車電話機用周波数シンセサイザ等に設けら
れるプリスケーラ、及びそれに用いる可変分周回路に関
するものである。
成された自動車電話機用周波数シンセサイザ等に設けら
れるプリスケーラ、及びそれに用いる可変分周回路に関
するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあり、以下
その構成を図を用いて説明する。 文献； 電子通信学会総合全国大会講演論文集Ｓ７−４
（昭５６）山下・加下・叶多・関根著「１ＧＨｚ直接帰
還型２−モジュラスプリスケラＭＳＩ」Ｐ．３−２６４
〜３−２６５ 図２は従来の可変分周回路の一構成例を示す回路図であ
る。この可変分周回路１０は、分周比切換え用の第１の
動作モード信号ＭＣａに基づき、クロック信号ＣＫを分
周比１／４又は１／５のいずれか一方で分周する回路で
ある。この可変分周回路１０は、クロック信号ＣＫを入
力する入力端子１と、第１の動作モード信号ＭＣａの入
力端子２ａと、分周された出力信号ＯＵＴａを出力する
出力端子３ａとを有している。入力端子１は、縦続接続
された３段の遅延型フリップフロップ（以下、Ｄ−ＦＦ
という）１１〜１３のそれぞれのクロック端子Ｃに接続
されており、その最終段のＤ−ＦＦ１３の出力端子Ｑが
前記出力端子３ａに接続されている。この３段のＤ−Ｆ
Ｆ１１〜１３は、それぞれクロック信号ＣＫの立ち下が
りに同期して入力データを取込み、それに応じたデータ
を出力する機能を有し、入力端子Ｄ、クロック端子Ｃ、
出力端子Ｑ、及び逆相出力端子Ｑ／を備えている。最終
段のＤ−ＦＦ１３の出力端子Ｑと第１の動作モード信号
用の入力端子２ａは、モードを切換えるスイッチ機能を
有する２入力のＡＮＤゲート１４のそれぞれの入力端子
に接続されている。ＡＮＤゲート１４の出力端子は、２
入力のＯＲゲート１５の一方の入力端子に接続されてい
る。ＯＲゲート１５の他方の入力端子には、Ｄ−ＦＦ１
２の出力端子Ｑが接続され、ＯＲゲート１５の出力端子
がＤ−ＦＦ１１の入力端子Ｄに接続されている。
例えば、次のような文献に記載されるものがあり、以下
その構成を図を用いて説明する。 文献； 電子通信学会総合全国大会講演論文集Ｓ７−４
（昭５６）山下・加下・叶多・関根著「１ＧＨｚ直接帰
還型２−モジュラスプリスケラＭＳＩ」Ｐ．３−２６４
〜３−２６５ 図２は従来の可変分周回路の一構成例を示す回路図であ
る。この可変分周回路１０は、分周比切換え用の第１の
動作モード信号ＭＣａに基づき、クロック信号ＣＫを分
周比１／４又は１／５のいずれか一方で分周する回路で
ある。この可変分周回路１０は、クロック信号ＣＫを入
力する入力端子１と、第１の動作モード信号ＭＣａの入
力端子２ａと、分周された出力信号ＯＵＴａを出力する
出力端子３ａとを有している。入力端子１は、縦続接続
された３段の遅延型フリップフロップ（以下、Ｄ−ＦＦ
という）１１〜１３のそれぞれのクロック端子Ｃに接続
されており、その最終段のＤ−ＦＦ１３の出力端子Ｑが
前記出力端子３ａに接続されている。この３段のＤ−Ｆ
Ｆ１１〜１３は、それぞれクロック信号ＣＫの立ち下が
りに同期して入力データを取込み、それに応じたデータ
を出力する機能を有し、入力端子Ｄ、クロック端子Ｃ、
出力端子Ｑ、及び逆相出力端子Ｑ／を備えている。最終
段のＤ−ＦＦ１３の出力端子Ｑと第１の動作モード信号
用の入力端子２ａは、モードを切換えるスイッチ機能を
有する２入力のＡＮＤゲート１４のそれぞれの入力端子
に接続されている。ＡＮＤゲート１４の出力端子は、２
入力のＯＲゲート１５の一方の入力端子に接続されてい
る。ＯＲゲート１５の他方の入力端子には、Ｄ−ＦＦ１
２の出力端子Ｑが接続され、ＯＲゲート１５の出力端子
がＤ−ＦＦ１１の入力端子Ｄに接続されている。
【０００３】図３は、図２の可変分周回路のタイミング
チャートであり、この図を参照しつつ図２の動作を説明
する。第１の動作モード信号ＭＣａが低レベル（以下、
“Ｌ”という）の場合、ＡＮＤゲート１４はオフ状態と
なり、その出力が“Ｌ”になる。すると、Ｄ−ＦＦ１２
の出力端子Ｑからの帰還信号は、ＯＲゲート１５を介し
てそのままＤ−ＦＦ１１の入力端子Ｄに帰還される。Ｄ
−ＦＦ１１，１２は４進のジョンソンカウンタを構成
し、クロック信号ＣＫが１／４分周されてＤ−ＦＦ１３
へ出力される。このジョンソンカウンタの出力信号はＤ
−ＦＦ１３によりシフトされ、出力信号ＯＵＴａとして
出力端子３ａより出力される。
チャートであり、この図を参照しつつ図２の動作を説明
する。第１の動作モード信号ＭＣａが低レベル（以下、
“Ｌ”という）の場合、ＡＮＤゲート１４はオフ状態と
なり、その出力が“Ｌ”になる。すると、Ｄ−ＦＦ１２
の出力端子Ｑからの帰還信号は、ＯＲゲート１５を介し
てそのままＤ−ＦＦ１１の入力端子Ｄに帰還される。Ｄ
−ＦＦ１１，１２は４進のジョンソンカウンタを構成
し、クロック信号ＣＫが１／４分周されてＤ−ＦＦ１３
へ出力される。このジョンソンカウンタの出力信号はＤ
−ＦＦ１３によりシフトされ、出力信号ＯＵＴａとして
出力端子３ａより出力される。
【０００４】第１の動作モード信号ＭＣａが高レベル
（以下、“Ｈ”という）に変化すると、ＡＮＤゲート１
４はオン状態となり、Ｄ−ＦＦ１３の出力端子Ｑからの
帰還信号がそのままＯＲゲート１５へ入力される。Ｄ−
ＦＦ１３の出力端子Ｑからの帰還信号及びＤ−ＦＦ１２
の出力端子Ｑからの帰還信号は、ＯＲゲート１５で論理
和演算され、Ｄ−ＦＦ１１に供給される。したがって、
Ｄ−ＦＦ１１，１２，１３及びＯＲゲート１５は５進の
カウンタを構成し、図３のようにクロック信号ＣＫを１
／５分周した出力信号ＯＵＴａを出力端子３ａから出力
する。次に、図２の可変分周回路１０を用いた２モジュ
ラス・プリスケーラ（適用例１）とＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋ Ｌｏｏｐ）周波数シンセサイザ・システム
（適用例２）ついて説明する。
（以下、“Ｈ”という）に変化すると、ＡＮＤゲート１
４はオン状態となり、Ｄ−ＦＦ１３の出力端子Ｑからの
帰還信号がそのままＯＲゲート１５へ入力される。Ｄ−
ＦＦ１３の出力端子Ｑからの帰還信号及びＤ−ＦＦ１２
の出力端子Ｑからの帰還信号は、ＯＲゲート１５で論理
和演算され、Ｄ−ＦＦ１１に供給される。したがって、
Ｄ−ＦＦ１１，１２，１３及びＯＲゲート１５は５進の
カウンタを構成し、図３のようにクロック信号ＣＫを１
／５分周した出力信号ＯＵＴａを出力端子３ａから出力
する。次に、図２の可変分周回路１０を用いた２モジュ
ラス・プリスケーラ（適用例１）とＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋ Ｌｏｏｐ）周波数シンセサイザ・システム
（適用例２）ついて説明する。
【０００５】適用例１ 図４は、図２の可変分周回路１０を用いた従来の２モジ
ュラス・プリスケーラの回路図を示す。この２モジュラ
ス・プリスケーラは、クロック信号ＣＫを１／１２８又
は１／１２９に分周する可変分周回路であり、分周比が
１／４と１／５に切換え可能な図２の可変分周回路１０
と、該可変分周回路１０の出力信号ＯＵＴａを固定分周
比１／３２に分周する１／３２固定分周回路２０と、分
周数（分周比の逆数）切換え用の第２の動作モード信号
ＭＣｂから第１の動作モード信号ＭＣａを生成して可変
分周回路１０へ出力する分周数切換制御回路３０とで構
成されている。１／３２固定分周回路２０は、その入力
端子が、可変分周回路１０の出力端子３ａに接続され、
該可変分周回路１０の出力信号ＯＵＴａを分周し出力端
子３ｂへ出力する回路である。この１／３２固定分周回
路２０は、５個のトグルフリップフロップ（以下、Ｔ−
ＦＦという）２１〜２５を有し、それらが縦続接続され
ている。各Ｔ−ＦＦ２１〜２５は、入力端子Ｔ、出力端
子Ｑ、及び逆相出力端子Ｑ／をそれぞれ有し、その各逆
相出力端子Ｑ／が分周数切換制御回路３０に接続されて
いる。分周数切換制御回路３０は、第２の動作モード信
号ＭＣｂの入力端子２ｂを有し、該分周数切換制御回路
３０の出力端子が可変分周回路１０の第１の動作モード
信号用の入力端子２ｂに接続されている。
ュラス・プリスケーラの回路図を示す。この２モジュラ
ス・プリスケーラは、クロック信号ＣＫを１／１２８又
は１／１２９に分周する可変分周回路であり、分周比が
１／４と１／５に切換え可能な図２の可変分周回路１０
と、該可変分周回路１０の出力信号ＯＵＴａを固定分周
比１／３２に分周する１／３２固定分周回路２０と、分
周数（分周比の逆数）切換え用の第２の動作モード信号
ＭＣｂから第１の動作モード信号ＭＣａを生成して可変
分周回路１０へ出力する分周数切換制御回路３０とで構
成されている。１／３２固定分周回路２０は、その入力
端子が、可変分周回路１０の出力端子３ａに接続され、
該可変分周回路１０の出力信号ＯＵＴａを分周し出力端
子３ｂへ出力する回路である。この１／３２固定分周回
路２０は、５個のトグルフリップフロップ（以下、Ｔ−
ＦＦという）２１〜２５を有し、それらが縦続接続され
ている。各Ｔ−ＦＦ２１〜２５は、入力端子Ｔ、出力端
子Ｑ、及び逆相出力端子Ｑ／をそれぞれ有し、その各逆
相出力端子Ｑ／が分周数切換制御回路３０に接続されて
いる。分周数切換制御回路３０は、第２の動作モード信
号ＭＣｂの入力端子２ｂを有し、該分周数切換制御回路
３０の出力端子が可変分周回路１０の第１の動作モード
信号用の入力端子２ｂに接続されている。
【０００６】この２モジュラス・プリスケーラは、次の
ように動作する。まず、第２の動作モード信号ＭＣｂが
“Ｈ”のとき、分周数切換制御回路３０内のＯＲゲート
３２の出力は“Ｈ”になり、ＮＯＲゲート３３の出力信
号が“Ｌ”となって可変分周回路１０の入力端子２ｂに
出力される。その結果、クロック信号ＣＫは、可変分周
回路１０では分周比１／４で分周され、１／３２固定分
周回路２０では１／３２の分周が行われ、合わせて１／
１２８に分周され出力端子３ｂから出力される。次に、
第２の動作モード信号ＭＣｂが“Ｌ”のとき、ＮＯＲゲ
ート３３の出力信号は、“Ｌ”の場合と“Ｈ”の場合が
ある。“Ｌ”の場合、前述と同様に、クロック信号ＣＫ
は、可変分周回路１０で分周比１／４の分周が行われ
る。“Ｈ”の場合、ＮＯＲゲート３３の出力信号“Ｈ”
が入力端子２ａに出力されるため、クロック信号ＣＫは
可変分周回路１０で分周比１／５の分周が行われる。こ
こで、ＮＯＲゲート３３の出力信号が、“Ｈ”となるの
は、１／３２固定分周回路２０内のＴ−ＦＦ２１〜２５
の出力信号がすべて“Ｌ”のときであり、可変分周回路
１０でクロック信号ＣＫを分周し出力された３２クロッ
クのうち１クロックのときだけである。この３２クロッ
クのうちの１クロックのみは、可変分周回路１０で分周
比１／５の分周が行われるので、クロック信号ＣＫの５
クロックに相当し、残り３１クロックは、ＮＯＲゲート
３３の出力信号が“Ｌ”であるため、４クロックに相当
する。したがって、分周比切換え信号ＭＣｂが“Ｌ”の
ときには、クロック信号ＣＫの、５×１＋４×３１＝１
２９（個）が１周期となり、出力信号ＯＵＴｂとして出
力される。即ち、クロック信号ＣＫが分周比１／１２９
で分周されて出力される。
ように動作する。まず、第２の動作モード信号ＭＣｂが
“Ｈ”のとき、分周数切換制御回路３０内のＯＲゲート
３２の出力は“Ｈ”になり、ＮＯＲゲート３３の出力信
号が“Ｌ”となって可変分周回路１０の入力端子２ｂに
出力される。その結果、クロック信号ＣＫは、可変分周
回路１０では分周比１／４で分周され、１／３２固定分
周回路２０では１／３２の分周が行われ、合わせて１／
１２８に分周され出力端子３ｂから出力される。次に、
第２の動作モード信号ＭＣｂが“Ｌ”のとき、ＮＯＲゲ
ート３３の出力信号は、“Ｌ”の場合と“Ｈ”の場合が
ある。“Ｌ”の場合、前述と同様に、クロック信号ＣＫ
は、可変分周回路１０で分周比１／４の分周が行われ
る。“Ｈ”の場合、ＮＯＲゲート３３の出力信号“Ｈ”
が入力端子２ａに出力されるため、クロック信号ＣＫは
可変分周回路１０で分周比１／５の分周が行われる。こ
こで、ＮＯＲゲート３３の出力信号が、“Ｈ”となるの
は、１／３２固定分周回路２０内のＴ−ＦＦ２１〜２５
の出力信号がすべて“Ｌ”のときであり、可変分周回路
１０でクロック信号ＣＫを分周し出力された３２クロッ
クのうち１クロックのときだけである。この３２クロッ
クのうちの１クロックのみは、可変分周回路１０で分周
比１／５の分周が行われるので、クロック信号ＣＫの５
クロックに相当し、残り３１クロックは、ＮＯＲゲート
３３の出力信号が“Ｌ”であるため、４クロックに相当
する。したがって、分周比切換え信号ＭＣｂが“Ｌ”の
ときには、クロック信号ＣＫの、５×１＋４×３１＝１
２９（個）が１周期となり、出力信号ＯＵＴｂとして出
力される。即ち、クロック信号ＣＫが分周比１／１２９
で分周されて出力される。
【０００７】適用例２ 図５は、２モジュラス・プリスケーラが用いられた、Ｐ
ＬＬ周波数シンセサイザ・システム（以下、ＰＬＬシス
テムという）の構成図である。このＰＬＬシステムの入
力端子３５と出力端子３６の間には、位相比較器４１、
低域通過フィルタ（ＬＰＦ；Ｌｏｗ Ｐａｓｓ Ｆｉｌ
ｔｅｒ）４２、及び電圧制御発振器（ＶＣＯ；Ｖｏｌｔ
ａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）４３
が縦続接続されている。ＶＣＯ４３の出力側は、、２モ
ジュラス・プリスケーラ４４、スワロー・カウンタ４
５、及びメイン・カウンタ４６を介して位相比較器４１
の入力側に帰還接続されている。このＰＬＬシステムで
は位相比較器４１において、入力端子３５から入力され
る基準周波数ｆR と、メインカウンタ４６の出力周波数
ｆV が比較され、その位相差に応じた信号がＬＰＦ４２
へ出力される。その出力信号は、ＬＰＦ４２により直流
電圧に変換されてＶＣＯ４３に出力される。ＶＣＯ４３
は、ＬＰＦ４２から出力される直流電圧に応じた周波数
で発振し、そのＶＣＯ４３からの周波数ｆVCO の出力信
号が出力端子３６へ出力される。
ＬＬ周波数シンセサイザ・システム（以下、ＰＬＬシス
テムという）の構成図である。このＰＬＬシステムの入
力端子３５と出力端子３６の間には、位相比較器４１、
低域通過フィルタ（ＬＰＦ；Ｌｏｗ Ｐａｓｓ Ｆｉｌ
ｔｅｒ）４２、及び電圧制御発振器（ＶＣＯ；Ｖｏｌｔ
ａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）４３
が縦続接続されている。ＶＣＯ４３の出力側は、、２モ
ジュラス・プリスケーラ４４、スワロー・カウンタ４
５、及びメイン・カウンタ４６を介して位相比較器４１
の入力側に帰還接続されている。このＰＬＬシステムで
は位相比較器４１において、入力端子３５から入力され
る基準周波数ｆR と、メインカウンタ４６の出力周波数
ｆV が比較され、その位相差に応じた信号がＬＰＦ４２
へ出力される。その出力信号は、ＬＰＦ４２により直流
電圧に変換されてＶＣＯ４３に出力される。ＶＣＯ４３
は、ＬＰＦ４２から出力される直流電圧に応じた周波数
で発振し、そのＶＣＯ４３からの周波数ｆVCO の出力信
号が出力端子３６へ出力される。
【０００８】ＰＬＬシステムがロックの状態（ＶＣＯ４
３の出力周波数ｆVCO が安定となる状態）では、基準周
波数ｆR とメインカウンタ出力周波数ｆV は、ｆR ＝ｆ
V となる。ｆVCO が２モジュラス・プリスケーラ４４、
スワロー・カウンタ４５、及びメイン・カウンタ４６の
帰還過程でなされる分周の分周数をＮすると、 ｆV ＝ｆVCO ／Ｎ （１） と表されて、 ｆVCO ＝ｆR ・Ｎ （２） となる。ここで、２モジュラス・プリスケーラ４４の分
周数をＰ及びＰ＋１、スワロー・カウンタ４５の分周数
をＳ、メイン・カウンタ４６の分周数をＭとすると、Ｎ
は、 Ｎ＝Ｐ・Ｍ＋Ｓ （３） と表すことができる。そのため、ＶＣＯ４３の出力周波
数ｆVCO は、 ｆVCO ＝ｆR ・Ｎ＝ｆR ・（Ｐ・Ｍ＋Ｓ） （４） となる。したがって、このＰＬＬシステムの出力周波数
ｆVCO は、基準周波数ｆR のステップで設定できる。
３の出力周波数ｆVCO が安定となる状態）では、基準周
波数ｆR とメインカウンタ出力周波数ｆV は、ｆR ＝ｆ
V となる。ｆVCO が２モジュラス・プリスケーラ４４、
スワロー・カウンタ４５、及びメイン・カウンタ４６の
帰還過程でなされる分周の分周数をＮすると、 ｆV ＝ｆVCO ／Ｎ （１） と表されて、 ｆVCO ＝ｆR ・Ｎ （２） となる。ここで、２モジュラス・プリスケーラ４４の分
周数をＰ及びＰ＋１、スワロー・カウンタ４５の分周数
をＳ、メイン・カウンタ４６の分周数をＭとすると、Ｎ
は、 Ｎ＝Ｐ・Ｍ＋Ｓ （３） と表すことができる。そのため、ＶＣＯ４３の出力周波
数ｆVCO は、 ｆVCO ＝ｆR ・Ｎ＝ｆR ・（Ｐ・Ｍ＋Ｓ） （４） となる。したがって、このＰＬＬシステムの出力周波数
ｆVCO は、基準周波数ｆR のステップで設定できる。
【０００９】なお、式（３）が成り立つのは、次のよう
な動作による。スワロー・カウンタ４５、及びメイン・
カウンタ４６は、初期値をある値の範囲内で任意に設定
できるダウンカウンタである。２モジュラス・プリスケ
ーラ４４の分周数は、スワロー・カウンタ４５の値が０
以外のとき分周数（Ｐ＋１）、０のとき分周数Ｐに制御
されるものとする。今、スワロー・カウンタ４５の初期
値をＳ（Ｓ＞０）、メイン・カウンタ４６の初期値をＭ
（Ｍ＞Ｓ）に設定すると、２モジュラス・プリスケーラ
４４の分周数は、（Ｐ＋１）になる。２モジュラス・プ
リスケーラ４４によって分周比１／（Ｐ＋１）に分周さ
れたＶＣＯ４３の出力信号は、スワロー・カウンタ４
５、及びメイン・カウンタ４６で同時にカウントダウン
さる。Ｓ回カウントされると、スワロー・カウンタ４５
は０となり、２モジュラス・プリスケーラ４４の分周数
が、Ｐに切換わる。
な動作による。スワロー・カウンタ４５、及びメイン・
カウンタ４６は、初期値をある値の範囲内で任意に設定
できるダウンカウンタである。２モジュラス・プリスケ
ーラ４４の分周数は、スワロー・カウンタ４５の値が０
以外のとき分周数（Ｐ＋１）、０のとき分周数Ｐに制御
されるものとする。今、スワロー・カウンタ４５の初期
値をＳ（Ｓ＞０）、メイン・カウンタ４６の初期値をＭ
（Ｍ＞Ｓ）に設定すると、２モジュラス・プリスケーラ
４４の分周数は、（Ｐ＋１）になる。２モジュラス・プ
リスケーラ４４によって分周比１／（Ｐ＋１）に分周さ
れたＶＣＯ４３の出力信号は、スワロー・カウンタ４
５、及びメイン・カウンタ４６で同時にカウントダウン
さる。Ｓ回カウントされると、スワロー・カウンタ４５
は０となり、２モジュラス・プリスケーラ４４の分周数
が、Ｐに切換わる。
【００１０】スワロー・カウンタ４５は、再び初期値が
設定されるまで０の状態を保持する。メイン・カウンタ
４６は、１／Ｐに分周されたＶＣＯ４３の出力信号をカ
ウントダウンし、（Ｍ−Ｓ）回カウントすると０にな
る。このとき、スワロー・カウンタ４５、及びメイン・
カウンタ４６は、それぞれ初期値のＳ，Ｍに再設定さ
れ、２モジュラス・プリスケーラ４４の分周数は、（Ｐ
＋１）となる。以降、同じ動作を繰り返す。そのため、
２モジュラス・プリスケーラ４４では、Ｓ回は１／（Ｐ
＋１）分周され、（Ｍ−Ｓ）回は１／Ｐ分周される。よ
って、分周数Ｎは次式で表される。 Ｎ＝（Ｐ＋１）・Ｓ＋Ｐ・（Ｍ−Ｓ）＝ＰＭ＋Ｓ （５） ただし、上式が成立するには、Ｍ＞Ｓという条件が必要
である。Ｓ＝０のとき２モジュラス・プリスケーラ４４
では１／Ｐ分周される。Ｍ回、１／Ｐ分周されるため Ｎ＝Ｐ・Ｍ （６） この式は、（５）式でＳ＝０としたときと等しい。した
がって（５）式はＳ＝０のときも成立する。
設定されるまで０の状態を保持する。メイン・カウンタ
４６は、１／Ｐに分周されたＶＣＯ４３の出力信号をカ
ウントダウンし、（Ｍ−Ｓ）回カウントすると０にな
る。このとき、スワロー・カウンタ４５、及びメイン・
カウンタ４６は、それぞれ初期値のＳ，Ｍに再設定さ
れ、２モジュラス・プリスケーラ４４の分周数は、（Ｐ
＋１）となる。以降、同じ動作を繰り返す。そのため、
２モジュラス・プリスケーラ４４では、Ｓ回は１／（Ｐ
＋１）分周され、（Ｍ−Ｓ）回は１／Ｐ分周される。よ
って、分周数Ｎは次式で表される。 Ｎ＝（Ｐ＋１）・Ｓ＋Ｐ・（Ｍ−Ｓ）＝ＰＭ＋Ｓ （５） ただし、上式が成立するには、Ｍ＞Ｓという条件が必要
である。Ｓ＝０のとき２モジュラス・プリスケーラ４４
では１／Ｐ分周される。Ｍ回、１／Ｐ分周されるため Ｎ＝Ｐ・Ｍ （６） この式は、（５）式でＳ＝０としたときと等しい。した
がって（５）式はＳ＝０のときも成立する。
【００１１】なお、ｆVCO の周波数範囲は、分周数Ｍ，
Ｓの取り得る値の範囲で決まる。Ｓの最大値をＳmax と
すると、Ｓは ０≦Ｓ≦Ｓmax （７） となる。一方、ＭについてはＭ＞Ｓの条件より、ｆR の
ステップで連続的にｆVCO を設定できるためには、Ｍの
最大値をＭmax として、 Ｓmax ＋１≦Ｍ≦Ｍmax （８） となる。即ち、ＶＣＯ４３の発振周波数範囲は、 ｆR ・Ｐ・（Ｓmax ＋１）≦ｆVCO ≦ｆR ・（Ｐ・Ｍmax ＋Ｓmax ） （９） となる。ただし、実際には、ＶＣＯ４３の発振周波数範
囲及び２モジュラス・プリスケーラの動作周波数範囲に
も制限を受ける。
Ｓの取り得る値の範囲で決まる。Ｓの最大値をＳmax と
すると、Ｓは ０≦Ｓ≦Ｓmax （７） となる。一方、ＭについてはＭ＞Ｓの条件より、ｆR の
ステップで連続的にｆVCO を設定できるためには、Ｍの
最大値をＭmax として、 Ｓmax ＋１≦Ｍ≦Ｍmax （８） となる。即ち、ＶＣＯ４３の発振周波数範囲は、 ｆR ・Ｐ・（Ｓmax ＋１）≦ｆVCO ≦ｆR ・（Ｐ・Ｍmax ＋Ｓmax ） （９） となる。ただし、実際には、ＶＣＯ４３の発振周波数範
囲及び２モジュラス・プリスケーラの動作周波数範囲に
も制限を受ける。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
可変分周回路では、次のような課題があった。従来の可
変分周回路内の最終段のＤ−ＦＦ１３の利用効率がわる
く、低消費電力化の妨げになっていてこれを解決するこ
とが困難であった。即ち、この最終段のＤ−ＦＦ１３
は、クロック信号ＣＫに対してほとんどの場合、分周動
作に関与しておらず、単に入力信号を１クロックずつシ
フトして出力しているだけであった。例えば、図２のＤ
−ＦＦ１３は、分周比が１／５のときには必要である
が、分周比が１／４のときには分周動作に関係していな
い。さらに、分周比が１／５の分周が行われるのは、図
４の２モジュラス・プリスケーラにおいて分周比が１／
１２９ときだけで、しかもその１／３２の時間だけであ
る。また、図５のＰＬＬシステムにおいて、その分周比
１／１２９の分周が行なわれる割合はさらに小さく、図
２のＤ−ＦＦ１３が分周動作に利用される時間的割合
は、僅か（実質的に１％未満）であった。本発明は、前
記従来技術が持っていた課題として、利用効率がわるい
回路の除去と低消費電力化という点について解決した可
変分周回路及びプリスケーラを提供するものである。
可変分周回路では、次のような課題があった。従来の可
変分周回路内の最終段のＤ−ＦＦ１３の利用効率がわる
く、低消費電力化の妨げになっていてこれを解決するこ
とが困難であった。即ち、この最終段のＤ−ＦＦ１３
は、クロック信号ＣＫに対してほとんどの場合、分周動
作に関与しておらず、単に入力信号を１クロックずつシ
フトして出力しているだけであった。例えば、図２のＤ
−ＦＦ１３は、分周比が１／５のときには必要である
が、分周比が１／４のときには分周動作に関係していな
い。さらに、分周比が１／５の分周が行われるのは、図
４の２モジュラス・プリスケーラにおいて分周比が１／
１２９ときだけで、しかもその１／３２の時間だけであ
る。また、図５のＰＬＬシステムにおいて、その分周比
１／１２９の分周が行なわれる割合はさらに小さく、図
２のＤ−ＦＦ１３が分周動作に利用される時間的割合
は、僅か（実質的に１％未満）であった。本発明は、前
記従来技術が持っていた課題として、利用効率がわるい
回路の除去と低消費電力化という点について解決した可
変分周回路及びプリスケーラを提供するものである。
【００１３】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、可変分周回路において、ｍ（但し、
ｍは正の整数）段のフリップフロップ（以下、ＦＦとい
う）で構成され、クロック信号に基づき入力信号を順次
シフトする第１のシフトレジスタと、ｎ（但し、ｎは正
の整数で、ｎ≦ｍ）段のＦＦで構成され、前記クロック
信号に基づき前記第１のシフトレジスタの出力信号を入
力して順次シフトする第２のシフトレジスタと、前記第
１のシフトレジスタの出力信号を入力し、第１の動作モ
ード信号により開閉して第１の帰還信号を出力する第１
のゲート回路と、前記第２のシフトレジスタの出力信号
を入力し、前記第１の帰還信号をにより開閉して前記第
１のシフトレジスタの入力側へ帰還する第２ゲート回路
とを備え、前記クロック信号を分周比１／（２ｍ＋ｎ）
又は１／｛２（ｍ＋ｎ）｝のいずれか一方で分周して前
記第２のシフトレジスタから出力する構成にしたことを
特徴とした可変分周回路である。第２の発明は、２モジ
ュラス・プリスケーラにおいて、第１の発明の可変分周
回路と、この可変分周回路の出力信号を一定の分周比で
分周する固定分周回路と、その固定分周回路の出力信号
を入力し、第２の動作モード信号により開閉して前記第
１の動作モード信号を出力する分周数切換制御回路と
を、備えたことが特徴の２モジュラス・プリスケーラと
している。
を解決するために、可変分周回路において、ｍ（但し、
ｍは正の整数）段のフリップフロップ（以下、ＦＦとい
う）で構成され、クロック信号に基づき入力信号を順次
シフトする第１のシフトレジスタと、ｎ（但し、ｎは正
の整数で、ｎ≦ｍ）段のＦＦで構成され、前記クロック
信号に基づき前記第１のシフトレジスタの出力信号を入
力して順次シフトする第２のシフトレジスタと、前記第
１のシフトレジスタの出力信号を入力し、第１の動作モ
ード信号により開閉して第１の帰還信号を出力する第１
のゲート回路と、前記第２のシフトレジスタの出力信号
を入力し、前記第１の帰還信号をにより開閉して前記第
１のシフトレジスタの入力側へ帰還する第２ゲート回路
とを備え、前記クロック信号を分周比１／（２ｍ＋ｎ）
又は１／｛２（ｍ＋ｎ）｝のいずれか一方で分周して前
記第２のシフトレジスタから出力する構成にしたことを
特徴とした可変分周回路である。第２の発明は、２モジ
ュラス・プリスケーラにおいて、第１の発明の可変分周
回路と、この可変分周回路の出力信号を一定の分周比で
分周する固定分周回路と、その固定分周回路の出力信号
を入力し、第２の動作モード信号により開閉して前記第
１の動作モード信号を出力する分周数切換制御回路と
を、備えたことが特徴の２モジュラス・プリスケーラと
している。
【００１４】
【作用】第１の発明によれば、以上のように可変分周回
路を構成したので、第１の動作モード信号により第１の
ゲート回路が閉のとき、第２のシフトレジスタからの帰
還信号が第１のシフトレジスタへ帰還される。そのた
め、第１，第２のシフトレジスタは、２（ｍ＋ｎ）進の
カウンタを構成し、クロック信号が分周比１／｛２（ｍ
＋ｎ）｝に分周される。また、第１のゲート回路が開の
とき、第１のシフトレジスタからの帰還信号が第１の帰
還信号として第２のゲート回路へ出力される。第２のゲ
ート回路では、第１の帰還信号と第２のシフトレジスタ
からの帰還信号が論理和演算され、その結果が、第２の
帰還信号として第１のシフトレジスタへ帰還される。そ
のため、第１のシフトレジスタ、第２のシフトレジスタ
及び第２のゲート回路が、２ｍ＋ｎ進のカウンタを構成
し、クロック信号が分周比１／（２ｍ＋ｎ）に分周され
る。第２の発明によれば、第１の発明の可変分周回路を
用いて２モジュラス・プリスケーラを構成したので、固
定分周回路は、第１の発明の可変分周回路からの出力信
号を分周すると共に、分周数切換制御回路へ出力信号を
出力する。分周数切換制御回路は、固定分周回路の出力
信号と第２の動作モード信号とに基づいて、第１の動作
モード信号を生成し、その第１の動作モード信号が、第
１の発明の可変分周回路へ帰還される。
路を構成したので、第１の動作モード信号により第１の
ゲート回路が閉のとき、第２のシフトレジスタからの帰
還信号が第１のシフトレジスタへ帰還される。そのた
め、第１，第２のシフトレジスタは、２（ｍ＋ｎ）進の
カウンタを構成し、クロック信号が分周比１／｛２（ｍ
＋ｎ）｝に分周される。また、第１のゲート回路が開の
とき、第１のシフトレジスタからの帰還信号が第１の帰
還信号として第２のゲート回路へ出力される。第２のゲ
ート回路では、第１の帰還信号と第２のシフトレジスタ
からの帰還信号が論理和演算され、その結果が、第２の
帰還信号として第１のシフトレジスタへ帰還される。そ
のため、第１のシフトレジスタ、第２のシフトレジスタ
及び第２のゲート回路が、２ｍ＋ｎ進のカウンタを構成
し、クロック信号が分周比１／（２ｍ＋ｎ）に分周され
る。第２の発明によれば、第１の発明の可変分周回路を
用いて２モジュラス・プリスケーラを構成したので、固
定分周回路は、第１の発明の可変分周回路からの出力信
号を分周すると共に、分周数切換制御回路へ出力信号を
出力する。分周数切換制御回路は、固定分周回路の出力
信号と第２の動作モード信号とに基づいて、第１の動作
モード信号を生成し、その第１の動作モード信号が、第
１の発明の可変分周回路へ帰還される。
【００１５】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す可変分周回路の回
路図である。この可変分周回路１００は、第１の動作モ
ード信号ＭＣａのレベルにより、クロック信号を分周比
１／３と１／４に分周することができる可変分周回路で
あり、クロック信号ＣＫ用の入力端子１０１、第１の動
作モード信号用の入力端子１０２ａ、分周された出力信
号ＯＵＴａを出力する出力端子１０３ａを有している。
これらの端子間には、第１のシフトレジスタ１１０、第
２のシフトレジスタ１２０、第１のゲート回路１３０及
び第２のゲート回路１４０が、接続されている。
路図である。この可変分周回路１００は、第１の動作モ
ード信号ＭＣａのレベルにより、クロック信号を分周比
１／３と１／４に分周することができる可変分周回路で
あり、クロック信号ＣＫ用の入力端子１０１、第１の動
作モード信号用の入力端子１０２ａ、分周された出力信
号ＯＵＴａを出力する出力端子１０３ａを有している。
これらの端子間には、第１のシフトレジスタ１１０、第
２のシフトレジスタ１２０、第１のゲート回路１３０及
び第２のゲート回路１４０が、接続されている。
【００１６】第１のシフトレジスタ１１０は、入力端子
Ｄ、クロック端子Ｃ、出力端子Ｑ、及び逆相出力端子Ｑ
／を持つ１個のＤ−ＦＦ１１０−１で構成され、クロッ
ク端子Ｃが入力端子１０１に接続されていると共に、出
力端子Ｑが第２のシフトレジスタ１２０に接続されてい
る。同様に、第２のシフトレジスタ１２０は、入力端子
Ｄ、クロック端子Ｃ、出力端子Ｑ、及び逆相出力端子Ｑ
／を持つ１個のＤ−ＦＦ１２０−１で構成され、クロッ
ク端子Ｃが入力端子１０１に接続され、かつ入力端子Ｄ
が前記第１のシフトレジスタ１１０の出力端子Ｑと接続
されている。このＤ−ＦＦ１２０−１の出力端子Ｑは、
可変分周回路１００の出力端子１０３ａに接続されると
共に、２入力の第１のゲート回路１３０の一方の入力端
子に帰還接続されている。第１のゲート回路１３０は、
２入力のＡＮＤゲート１３１で構成され、２入力の他の
一方の入力端子には第１の動作モード信号ＭＣａの入力
端子１０２ａが接続されると共に、出力端子が２入力の
第２のゲート回路１４０の一方の入力端子に接続されて
いる。第２のゲート回路は、２入力のＯＲゲート１４１
で構成され、２入力の他の一方の入力端子には前記Ｄ−
ＦＦ１２０−１の逆相出力端子Ｑ／が帰還接続されてい
ると共に、出力端子が前記Ｄ−ＦＦ１１０−１の入力端
子Ｄに接続されている。
Ｄ、クロック端子Ｃ、出力端子Ｑ、及び逆相出力端子Ｑ
／を持つ１個のＤ−ＦＦ１１０−１で構成され、クロッ
ク端子Ｃが入力端子１０１に接続されていると共に、出
力端子Ｑが第２のシフトレジスタ１２０に接続されてい
る。同様に、第２のシフトレジスタ１２０は、入力端子
Ｄ、クロック端子Ｃ、出力端子Ｑ、及び逆相出力端子Ｑ
／を持つ１個のＤ−ＦＦ１２０−１で構成され、クロッ
ク端子Ｃが入力端子１０１に接続され、かつ入力端子Ｄ
が前記第１のシフトレジスタ１１０の出力端子Ｑと接続
されている。このＤ−ＦＦ１２０−１の出力端子Ｑは、
可変分周回路１００の出力端子１０３ａに接続されると
共に、２入力の第１のゲート回路１３０の一方の入力端
子に帰還接続されている。第１のゲート回路１３０は、
２入力のＡＮＤゲート１３１で構成され、２入力の他の
一方の入力端子には第１の動作モード信号ＭＣａの入力
端子１０２ａが接続されると共に、出力端子が２入力の
第２のゲート回路１４０の一方の入力端子に接続されて
いる。第２のゲート回路は、２入力のＯＲゲート１４１
で構成され、２入力の他の一方の入力端子には前記Ｄ−
ＦＦ１２０−１の逆相出力端子Ｑ／が帰還接続されてい
ると共に、出力端子が前記Ｄ−ＦＦ１１０−１の入力端
子Ｄに接続されている。
【００１７】図６は、図１の可変分周回路のタイミング
チャートであり、この図を参照しつつ図１の動作を説明
する。第１の動作モード信号ＭＣａが“Ｌ”のとき、Ａ
ＮＤゲート１３１の出力はＤ−ＦＦ１１０−１からの帰
還信号の“Ｌ”“Ｈ”に関わらず、“Ｌ”となる。この
とき、ＯＲゲート１４１は、Ｄ−ＦＦ１２０−１の逆相
出力端子Ｑ／からの帰還信号をそのまま出力としてＤ−
ＦＦ１１０−１の入力端子Ｄへ伝える。そのため、Ｄ−
ＦＦ１１０−１、１２０−１は４進のジョンソンカウン
タを構成し、クロック信号ＣＫが分周比１／４で分周さ
れた出力信号ＯＵＴａが出力端子１０３ａから出力され
る。
チャートであり、この図を参照しつつ図１の動作を説明
する。第１の動作モード信号ＭＣａが“Ｌ”のとき、Ａ
ＮＤゲート１３１の出力はＤ−ＦＦ１１０−１からの帰
還信号の“Ｌ”“Ｈ”に関わらず、“Ｌ”となる。この
とき、ＯＲゲート１４１は、Ｄ−ＦＦ１２０−１の逆相
出力端子Ｑ／からの帰還信号をそのまま出力としてＤ−
ＦＦ１１０−１の入力端子Ｄへ伝える。そのため、Ｄ−
ＦＦ１１０−１、１２０−１は４進のジョンソンカウン
タを構成し、クロック信号ＣＫが分周比１／４で分周さ
れた出力信号ＯＵＴａが出力端子１０３ａから出力され
る。
【００１８】第１の動作モード信号ＭＣａが“Ｈ”のと
き、ＡＮＤゲート１３１はＤ−ＦＦ１１０−１の逆相出
力端子Ｑ／からの帰還信号をそのままＯＲゲート１４１
の入力端子へ出力する。そのため、Ｄ−ＦＦ１１０−
１、１２０−１及びＯＲゲート１４１は、図６のような
分周動作を行ない、分周比が１／３の分周を行なう。そ
のため、クロック信号ＣＫが分周比１／３で分周された
出力信号ＯＵＴａが出力端子１０３ａから出力される。
本実施例では、回路構成を分周動作をするうえで必要最
小限の回路で構成したので、分周動作時の電流の利用効
率が高まり、低消費電力化ができる。しかも、回路構成
が簡単となり、形成面積を減少できる。
き、ＡＮＤゲート１３１はＤ−ＦＦ１１０−１の逆相出
力端子Ｑ／からの帰還信号をそのままＯＲゲート１４１
の入力端子へ出力する。そのため、Ｄ−ＦＦ１１０−
１、１２０−１及びＯＲゲート１４１は、図６のような
分周動作を行ない、分周比が１／３の分周を行なう。そ
のため、クロック信号ＣＫが分周比１／３で分周された
出力信号ＯＵＴａが出力端子１０３ａから出力される。
本実施例では、回路構成を分周動作をするうえで必要最
小限の回路で構成したので、分周動作時の電流の利用効
率が高まり、低消費電力化ができる。しかも、回路構成
が簡単となり、形成面積を減少できる。
【００１９】第２の実施例 図７は、本発明の第２の実施例を示すもので、図１の可
変分周回路１００を用いた２モジュラス・プリスケーラ
の回路図である。この２モジュラス・プリスケーラは、
クロック信号ＣＫを分周比１／１２７又は１／１２８に
分周する可変分周回路であり、図１の可変分周回路１０
０と、１／３２固定分周回路２００と、分周数切換制御
回路３００とを、備えている。１／３２固定分周回路２
００は、図１の可変分周回路１００からの出力信号ＯＵ
Ｔａを、分周比１／３２で分周する回路であり、５個の
Ｔ−ＦＦ２０１〜２０５を有している。各Ｔ−ＦＦ２０
１〜２０５は、入力端子Ｔ、出力端子Ｑ、及び逆相出力
端子Ｑ／をそれぞれ有し、Ｔ−ＦＦ２０１の入力端子Ｔ
が可変分周回路１００の出力端子１０３ａに縦続接続さ
れると共に、Ｔ−ＦＦ２０５の出力端子Ｑが出力端子１
０３ｂに接続されている。Ｔ−ＦＦ２０１〜２０５は、
縦続接続され、各逆相出力端子Ｑ／が分周数切換制御回
路３００に接続されている。
変分周回路１００を用いた２モジュラス・プリスケーラ
の回路図である。この２モジュラス・プリスケーラは、
クロック信号ＣＫを分周比１／１２７又は１／１２８に
分周する可変分周回路であり、図１の可変分周回路１０
０と、１／３２固定分周回路２００と、分周数切換制御
回路３００とを、備えている。１／３２固定分周回路２
００は、図１の可変分周回路１００からの出力信号ＯＵ
Ｔａを、分周比１／３２で分周する回路であり、５個の
Ｔ−ＦＦ２０１〜２０５を有している。各Ｔ−ＦＦ２０
１〜２０５は、入力端子Ｔ、出力端子Ｑ、及び逆相出力
端子Ｑ／をそれぞれ有し、Ｔ−ＦＦ２０１の入力端子Ｔ
が可変分周回路１００の出力端子１０３ａに縦続接続さ
れると共に、Ｔ−ＦＦ２０５の出力端子Ｑが出力端子１
０３ｂに接続されている。Ｔ−ＦＦ２０１〜２０５は、
縦続接続され、各逆相出力端子Ｑ／が分周数切換制御回
路３００に接続されている。
【００２０】分周数切換制御回路３００は、第２の動作
モード信号ＭＣｂと１／３２固定分周回路２００からの
信号に基づいて第１の動作モード信号ＭＣａを可変分周
回路１００に出力する回路であり、３入力のＯＲゲート
３０１，３０２と、２入力のＮＯＲゲート３０３を備え
ている。３入力のＯＲゲート３０１の入力端子には、Ｔ
−ＦＦ２０３〜２０５の逆相出力端子Ｑ／がそれぞれ接
続され、その出力端子が３入力ＯＲゲート３０２の１つ
の入力端子に接続されている。３入力のＯＲゲート３０
２の他の２つの入力端子には、Ｔ−ＦＦ２０２の逆相出
力端子Ｑ／と第２の動作モード信号ＭＣｂの入力端子１
０２ｂがそれぞれ接続され、そのＯＲゲート３０２の出
力端子は２入力のＮＯＲゲート３０３の１入力端子に接
続されている。２入力のＮＯＲゲート３０３の他方の入
力端子には、Ｔ−ＦＦ２０１の逆相出力端子Ｑ／が接続
され、ＮＯＲゲート３０３の出力端子が前記図１の可変
分周回路１００の第１の動作モード信号ＭＣａの入力端
子１０２ａに接続されている。この２モジュラス・プリ
スケーラは、次のように動作する。まず、第２の動作モ
ード信号ＭＣｂが“Ｈ”のとき、分周数切換制御回路３
００内のＯＲゲート３０２の出力は“Ｈ”になり、ＮＯ
Ｒゲート３０３の出力信号は“Ｌ”となって可変分周回
路１００の入力端子１０２ｂに出力される。その結果、
クロック信号ＣＫは、可変分周回路１００では分周比１
／４で分周され、１／３２固定分周回路２００では１／
３２の分周が行われ、合わせて１／１２８に分周され出
力端子１０３ｂから出力される。
モード信号ＭＣｂと１／３２固定分周回路２００からの
信号に基づいて第１の動作モード信号ＭＣａを可変分周
回路１００に出力する回路であり、３入力のＯＲゲート
３０１，３０２と、２入力のＮＯＲゲート３０３を備え
ている。３入力のＯＲゲート３０１の入力端子には、Ｔ
−ＦＦ２０３〜２０５の逆相出力端子Ｑ／がそれぞれ接
続され、その出力端子が３入力ＯＲゲート３０２の１つ
の入力端子に接続されている。３入力のＯＲゲート３０
２の他の２つの入力端子には、Ｔ−ＦＦ２０２の逆相出
力端子Ｑ／と第２の動作モード信号ＭＣｂの入力端子１
０２ｂがそれぞれ接続され、そのＯＲゲート３０２の出
力端子は２入力のＮＯＲゲート３０３の１入力端子に接
続されている。２入力のＮＯＲゲート３０３の他方の入
力端子には、Ｔ−ＦＦ２０１の逆相出力端子Ｑ／が接続
され、ＮＯＲゲート３０３の出力端子が前記図１の可変
分周回路１００の第１の動作モード信号ＭＣａの入力端
子１０２ａに接続されている。この２モジュラス・プリ
スケーラは、次のように動作する。まず、第２の動作モ
ード信号ＭＣｂが“Ｈ”のとき、分周数切換制御回路３
００内のＯＲゲート３０２の出力は“Ｈ”になり、ＮＯ
Ｒゲート３０３の出力信号は“Ｌ”となって可変分周回
路１００の入力端子１０２ｂに出力される。その結果、
クロック信号ＣＫは、可変分周回路１００では分周比１
／４で分周され、１／３２固定分周回路２００では１／
３２の分周が行われ、合わせて１／１２８に分周され出
力端子１０３ｂから出力される。
【００２１】次に、第２の動作モード信号ＭＣｂが
“Ｌ”のとき、ＮＯＲゲート３０３の出力信号は、
“Ｌ”の場合と“Ｈ”の場合がある。“Ｌ”の場合に
は、前述と同様に、ＮＯＲゲート３０３の出力信号は
“Ｌ”となり、クロック信号ＣＫは、可変分周回路１０
０で分周比１／４の分周が行われる。“Ｈ”の場合で
は、ＮＯＲゲート３０３から“Ｈ”の出力信号が入力端
子１０２ｂに出力されるため、クロック信号ＣＫは、可
変分周回路１００で分周比１／３の分周が行われる。こ
こで、ＮＯＲゲート３０３の出力信号が、“Ｈ”となる
のは、１／３２固定分周回路２００内のＴ−ＦＦ２０１
〜２０５の出力信号がすべて“Ｌ”のときであり、可変
分周回路１００でクロック信号ＣＫを分周し出力された
３２クロックのうち１クロックのときだけである。この
３２クロックのうちの１クロックのみは、可変分周回路
１００で分周比１／３の分周が行われるので、クロック
信号ＣＫの３クロックに相当し、残り３１クロックは、
ＮＯＲゲート３０３の出力信号が“Ｌ”のため、４クロ
ックに相当する。そのため、第２の動作モード信号ＭＣ
ｂが“Ｌ”のときには、クロック信号ＣＫの、３×１＋
４×３１＝１２７（個）が１周期となり、出力信号ＯＵ
Ｔｂとして出力される。即ち、クロック信号ＣＫが分周
比１／１２７で分周されて出力される。このように、図
１の回路を用いて２モジュラス・プリスケーラを構成し
たので、分周動作に有効利用されないＤ−ＦＦが省略で
き、分周比が１／１２７と１／１２８の２モジュラス・
プリスケーラが構成さる。
“Ｌ”のとき、ＮＯＲゲート３０３の出力信号は、
“Ｌ”の場合と“Ｈ”の場合がある。“Ｌ”の場合に
は、前述と同様に、ＮＯＲゲート３０３の出力信号は
“Ｌ”となり、クロック信号ＣＫは、可変分周回路１０
０で分周比１／４の分周が行われる。“Ｈ”の場合で
は、ＮＯＲゲート３０３から“Ｈ”の出力信号が入力端
子１０２ｂに出力されるため、クロック信号ＣＫは、可
変分周回路１００で分周比１／３の分周が行われる。こ
こで、ＮＯＲゲート３０３の出力信号が、“Ｈ”となる
のは、１／３２固定分周回路２００内のＴ−ＦＦ２０１
〜２０５の出力信号がすべて“Ｌ”のときであり、可変
分周回路１００でクロック信号ＣＫを分周し出力された
３２クロックのうち１クロックのときだけである。この
３２クロックのうちの１クロックのみは、可変分周回路
１００で分周比１／３の分周が行われるので、クロック
信号ＣＫの３クロックに相当し、残り３１クロックは、
ＮＯＲゲート３０３の出力信号が“Ｌ”のため、４クロ
ックに相当する。そのため、第２の動作モード信号ＭＣ
ｂが“Ｌ”のときには、クロック信号ＣＫの、３×１＋
４×３１＝１２７（個）が１周期となり、出力信号ＯＵ
Ｔｂとして出力される。即ち、クロック信号ＣＫが分周
比１／１２７で分周されて出力される。このように、図
１の回路を用いて２モジュラス・プリスケーラを構成し
たので、分周動作に有効利用されないＤ−ＦＦが省略で
き、分周比が１／１２７と１／１２８の２モジュラス・
プリスケーラが構成さる。
【００２２】次に、本実施例をＰＬＬシステムに適用し
た場合と、従来の２モジュラス・プリスケーラを適用し
た場合とで、ＰＬＬシステムに機能の差がないこと、周
波数設定上の相違点がないことを図５を参照しつつ説明
する。本実施例をＰＬＬシステムに適用したＰＬＬシス
テムにおいて、入力端子３５から入力される基準周波数
をｆR 、スワロー・カウンタ４５の分周数をＳ、メイン
・カウンタ４６の分周数をＭ（Ｍ＞Ｓ）とし、また、ｆ
VCO が２モジュラス・プリスケーラ４４、スワロー・カ
ウンタ４５、及びメイン・カウンタ４６の帰還過程でな
される分周の分周数をＮすると、出力周波数ｆVCO は、
従来の２モジュラス・プリスケーラを適用した場合と同
様に、 ｆVCO ＝ｆR ・Ｎ＝ｆR ・（Ｐ・Ｍ＋Ｓ） （１０） となり、基準周波数ｆR の（Ｐ・Ｍ＋Ｓ）倍のｆVCO が
出力される。ここで、Ｐは２モジュラス・プリスケーラ
の分周数の小さい方であり、従来の２モジュラス・プリ
スケーラではＰ＝１２８、本実施例ではＰ＝１２７であ
る。通常Ｐ＝２ｌが用いられる（Ｐ＝１２８のとき、ｌ
＝７）が、これは、必要条件でなく、Ｐ＝１２７として
も、ｆR の（Ｐ・Ｍ＋Ｓ）倍の出力周波数ｆVCO が出力
されるという、ＰＬＬシステムの機能は、損なわれな
い。
た場合と、従来の２モジュラス・プリスケーラを適用し
た場合とで、ＰＬＬシステムに機能の差がないこと、周
波数設定上の相違点がないことを図５を参照しつつ説明
する。本実施例をＰＬＬシステムに適用したＰＬＬシス
テムにおいて、入力端子３５から入力される基準周波数
をｆR 、スワロー・カウンタ４５の分周数をＳ、メイン
・カウンタ４６の分周数をＭ（Ｍ＞Ｓ）とし、また、ｆ
VCO が２モジュラス・プリスケーラ４４、スワロー・カ
ウンタ４５、及びメイン・カウンタ４６の帰還過程でな
される分周の分周数をＮすると、出力周波数ｆVCO は、
従来の２モジュラス・プリスケーラを適用した場合と同
様に、 ｆVCO ＝ｆR ・Ｎ＝ｆR ・（Ｐ・Ｍ＋Ｓ） （１０） となり、基準周波数ｆR の（Ｐ・Ｍ＋Ｓ）倍のｆVCO が
出力される。ここで、Ｐは２モジュラス・プリスケーラ
の分周数の小さい方であり、従来の２モジュラス・プリ
スケーラではＰ＝１２８、本実施例ではＰ＝１２７であ
る。通常Ｐ＝２ｌが用いられる（Ｐ＝１２８のとき、ｌ
＝７）が、これは、必要条件でなく、Ｐ＝１２７として
も、ｆR の（Ｐ・Ｍ＋Ｓ）倍の出力周波数ｆVCO が出力
されるという、ＰＬＬシステムの機能は、損なわれな
い。
【００２３】特定の出力周波数ｆVCO を得るためには、
スワロー・カウンタ４５の設定値Ｓとメイン・カウンタ
４６の設定値Ｍは、Ｐ＝１２８のときとＰ＝１２７のと
きとで異なる。ＭとＳの値の範囲が変わらなければ、Ｐ
・Ｍ＋Ｓの値の範囲が変わり、出力周波数ｆVCO が変わ
ることになる。従来の技術の項で述べたように、分周数
Ｓの最大値をＳmax 、分周数Ｍの最大値をＭmax とし
て、０≦Ｓ≦Ｓmax 、Ｓmax ＋１≦Ｍ≦Ｍmax とすれ
ば、Ｐ＝１２８のとき １２８（Ｓmax ＋１）≦Ｐ・Ｍ＋Ｓ≦１２８Ｍmax ＋Ｓmax （１１） Ｐ＝１２７のときには、 １２７（Ｓmax ＋１）≦Ｐ・Ｍ＋Ｓ≦１２７Ｍmax ＋Ｓmax （１２） となる。これに伴って出力周波数ｆVCO の取り得る周波
数範囲も変化する。しかし、実質的には、ＶＣＯ４３の
出力周波数範囲や２モジュラス・プリスケーラの動作周
波数範囲により、制限を受け、Ｐ・Ｍ＋Ｓの範囲で制限
を受けることは少ない。以上のように、本実施例では、
図１の回路を用いて２モジュラス・プリスケーラを構成
したので、分周動作に有効利用されないＤ−ＦＦを省
き、分周動作時の電流の利用効率が高まり、低消費電力
化ができる。回路構成が簡単となり形成面積を減少でき
る。さらに、例えば、ＰＬＬシステムに摘用しても分周
動作時の電流の利用効率が低くなることは無く、従来の
課題は解決されている。
スワロー・カウンタ４５の設定値Ｓとメイン・カウンタ
４６の設定値Ｍは、Ｐ＝１２８のときとＰ＝１２７のと
きとで異なる。ＭとＳの値の範囲が変わらなければ、Ｐ
・Ｍ＋Ｓの値の範囲が変わり、出力周波数ｆVCO が変わ
ることになる。従来の技術の項で述べたように、分周数
Ｓの最大値をＳmax 、分周数Ｍの最大値をＭmax とし
て、０≦Ｓ≦Ｓmax 、Ｓmax ＋１≦Ｍ≦Ｍmax とすれ
ば、Ｐ＝１２８のとき １２８（Ｓmax ＋１）≦Ｐ・Ｍ＋Ｓ≦１２８Ｍmax ＋Ｓmax （１１） Ｐ＝１２７のときには、 １２７（Ｓmax ＋１）≦Ｐ・Ｍ＋Ｓ≦１２７Ｍmax ＋Ｓmax （１２） となる。これに伴って出力周波数ｆVCO の取り得る周波
数範囲も変化する。しかし、実質的には、ＶＣＯ４３の
出力周波数範囲や２モジュラス・プリスケーラの動作周
波数範囲により、制限を受け、Ｐ・Ｍ＋Ｓの範囲で制限
を受けることは少ない。以上のように、本実施例では、
図１の回路を用いて２モジュラス・プリスケーラを構成
したので、分周動作に有効利用されないＤ−ＦＦを省
き、分周動作時の電流の利用効率が高まり、低消費電力
化ができる。回路構成が簡単となり形成面積を減少でき
る。さらに、例えば、ＰＬＬシステムに摘用しても分周
動作時の電流の利用効率が低くなることは無く、従来の
課題は解決されている。
【００２４】第３の実施例 図８は、本発明の第３の実施例を示す可変分周回路の回
路図である。図１の第１、第２のシフトレジスタ１１
０，１２０を構成する各Ｄ−ＦＦがそれぞれｍ，ｎ（ｍ
≧ｎ）段となったものである。この可変分周回路は、ク
ロック信号の入力端子１０１からのクロック信号ＣＫ
を、入力端子１０２からの第１の動作モード信号ＭＣａ
に基づき、分周比を切換えることのできる可変分周回路
である。可変分周回路は入力端子１０４を備えており、
リセット信号ＲＳＴによってリセットされる機能を有し
ている。第１のシフトレジスタ１１０ではＤ−ＦＦ１１
０−１〜１１０−ｍが縦続接続され、第２のシフトレジ
スタ１２０ではＤ−ＦＦ１２０−１〜１２０−ｎが縦続
接続されている。これらのＤ−ＦＦは、リセット端子Ｒ
を有し、各リセット端子Ｒが入力端子１０４に接続され
ている。
路図である。図１の第１、第２のシフトレジスタ１１
０，１２０を構成する各Ｄ−ＦＦがそれぞれｍ，ｎ（ｍ
≧ｎ）段となったものである。この可変分周回路は、ク
ロック信号の入力端子１０１からのクロック信号ＣＫ
を、入力端子１０２からの第１の動作モード信号ＭＣａ
に基づき、分周比を切換えることのできる可変分周回路
である。可変分周回路は入力端子１０４を備えており、
リセット信号ＲＳＴによってリセットされる機能を有し
ている。第１のシフトレジスタ１１０ではＤ−ＦＦ１１
０−１〜１１０−ｍが縦続接続され、第２のシフトレジ
スタ１２０ではＤ−ＦＦ１２０−１〜１２０−ｎが縦続
接続されている。これらのＤ−ＦＦは、リセット端子Ｒ
を有し、各リセット端子Ｒが入力端子１０４に接続され
ている。
【００２５】この回路の動作原理は第１の実施例と同様
であり、クロック信号ＣＫを分周比１／（２ｍ＋ｎ）と
１／｛２（ｍ＋ｎ）｝のいずれか一方に分周して出力信
号ＯＵＴａを出力端子１０３から出力する。但し、電源
投入時等では正常な分周動作が行えない場合があるの
で、分周動作を始める前にリセット信号ＲＳＴにより、
すべてのＤ−ＦＦがリセットされる。この実施例におい
ても第１の実施例と同様に、分周動作時の電流の利用効
率が高く、低消費電力化ができる。さらに、回路構成が
簡単となり形成面積を減少できる。
であり、クロック信号ＣＫを分周比１／（２ｍ＋ｎ）と
１／｛２（ｍ＋ｎ）｝のいずれか一方に分周して出力信
号ＯＵＴａを出力端子１０３から出力する。但し、電源
投入時等では正常な分周動作が行えない場合があるの
で、分周動作を始める前にリセット信号ＲＳＴにより、
すべてのＤ−ＦＦがリセットされる。この実施例におい
ても第１の実施例と同様に、分周動作時の電流の利用効
率が高く、低消費電力化ができる。さらに、回路構成が
簡単となり形成面積を減少できる。
【００２６】なお、第１及び第２の本発明は上記実施例
に限定されず、種々の変形が可能である。その変形例と
しては、例えば次のようなものがある。 （１）図９は、図１による第１の実施例の変形例であ
る。図９のように、可変分周回路において、第１，第２
シフトレジスタ１１０，１２０からの帰還信号が、各出
力端子Ｑから帰還され、第１のゲート回路１４０がＮＡ
ＮＤゲート１４２とされた回路構成としてもよい。第１
の動作モード信号が、第１の実施例の場合のＭＣａと逆
相のＭＣａ／であれば、第１の実施例と同様の作用は、
効果を奏する。 （２）図７の分周数切換制御回路内のゲートについても
種々の変形が可能である。例えば、５入力のＯＲゲート
を用い、その入力端子が１／３２分周回路のＴ−ＦＦ２
０１〜２０５の逆相出力端子Ｑ／にそれぞれ接続され、
この５入力のＯＲゲートの出力端子が分周数切換え信号
よって開閉するＮＯＲゲートに接続される構成にしても
よい。 （３）図１、図８では、第１のゲート回路をＡＮＤゲー
トとしたが、トランスファゲート等を用いて構成するこ
とも可能である。 （４）図１、図８では、第１、第２のシフトレジスタに
Ｄ−ＦＦを用いたが、例えばＪＫ−ＦＦ等を使用するこ
とも可能である。
に限定されず、種々の変形が可能である。その変形例と
しては、例えば次のようなものがある。 （１）図９は、図１による第１の実施例の変形例であ
る。図９のように、可変分周回路において、第１，第２
シフトレジスタ１１０，１２０からの帰還信号が、各出
力端子Ｑから帰還され、第１のゲート回路１４０がＮＡ
ＮＤゲート１４２とされた回路構成としてもよい。第１
の動作モード信号が、第１の実施例の場合のＭＣａと逆
相のＭＣａ／であれば、第１の実施例と同様の作用は、
効果を奏する。 （２）図７の分周数切換制御回路内のゲートについても
種々の変形が可能である。例えば、５入力のＯＲゲート
を用い、その入力端子が１／３２分周回路のＴ−ＦＦ２
０１〜２０５の逆相出力端子Ｑ／にそれぞれ接続され、
この５入力のＯＲゲートの出力端子が分周数切換え信号
よって開閉するＮＯＲゲートに接続される構成にしても
よい。 （３）図１、図８では、第１のゲート回路をＡＮＤゲー
トとしたが、トランスファゲート等を用いて構成するこ
とも可能である。 （４）図１、図８では、第１、第２のシフトレジスタに
Ｄ−ＦＦを用いたが、例えばＪＫ−ＦＦ等を使用するこ
とも可能である。
【００２７】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、可変分周回路の構成を第１及び第２シフトレ
ジスタ内のフリップフロップの数が分周動作に必要最小
限となるように構成したので、従来に比べて回路が少な
く、電流利用効率が高く、電流消費量が少ない回路が実
現できる。したがって、回路形成面積の削減と消費電力
の低減が可能となる。第２の発明によれば、第１の発明
の可変分周回路を使用してプリスケーラを構成したの
で、従来に比べて回路が少なく、電流利用効率が高く、
電流消費量が少ない回路が実現できる。したがって、回
路形成面積の削減と低消費電力化が実現できる。
によれば、可変分周回路の構成を第１及び第２シフトレ
ジスタ内のフリップフロップの数が分周動作に必要最小
限となるように構成したので、従来に比べて回路が少な
く、電流利用効率が高く、電流消費量が少ない回路が実
現できる。したがって、回路形成面積の削減と消費電力
の低減が可能となる。第２の発明によれば、第１の発明
の可変分周回路を使用してプリスケーラを構成したの
で、従来に比べて回路が少なく、電流利用効率が高く、
電流消費量が少ない回路が実現できる。したがって、回
路形成面積の削減と低消費電力化が実現できる。
【図１】本発明の第１の実施例を示す可変分周回路の回
路図である。
路図である。
【図２】従来の可変分周回路の回路図である。
【図３】図２のタイミングチャートである。
【図４】図２を用いた２モジュラス・プリスケーラの回
路図である。
路図である。
【図５】ＰＬＬシンセサイザシステムの構成図である。
【図６】図１のタイミングチャートである。
【図７】図１を用いた２モジュラス・プリスケーラの回
路図である。
路図である。
【図８】本発明の第３の実施例を示す可変分周回路の回
路図である。
路図である。
【図９】図１の変形例を示す回路図である。
１００ 可変分周回路 １１０，１２０ 第１，第２のシフトレジスタ １３０，１４０ 第１，第２のゲート回路 ２００ １／３２分周回路 ３００ 分周数切換制御回路 ＣＫ クロック信号 ＭＣａ 第１の動作モード信号 ＯＵＴａ 出力信号 ＭＣｂ 第２の動作モード信号 ＯＵＴｂ ２モジュラス・プリスケーラの出力
Claims (2)
- 【請求項１】 ｍ（但し、ｍは正の整数）段のフリップ
フロップで構成され、クロック信号に基づき入力信号を
順次シフトする第１のシフトレジスタと、 ｎ（但し、ｎは正の整数で、ｎ≦ｍ）段のフリップフロ
ップで構成され、前記クロック信号に基づき前記第１の
シフトレジスタの出力信号を入力して順次シフトする第
２のシフトレジスタと、 前記第１のシフトレジスタの出力信号を入力し、第１の
動作モード信号により開閉して第１の帰還信号を出力す
る第１のゲート回路と、 前記第２のシフトレジスタの出力信号を入力し、前記第
１の帰還信号により開閉して前記第１のシフトレジスタ
の入力側へ帰還する第２ゲート回路とを備え、 前記クロック信号を分周比１／（２ｍ＋ｎ）又は１／
｛２（ｍ＋ｎ）｝のいずれか一方で分周して前記第２の
シフトレジスタから出力する構成にしたことを特徴とす
る可変分周回路。 - 【請求項２】 請求項１の可変分周回路と、 前記可変分周回路の出力信号を一定の分周比で分周する
固定分周回路と、 前記固定分周回路の出力信号を入力し、第２の動作モー
ド信号により開閉して前記第１の動作モード信号を出力
する分周数切換制御回路とを、 備えたことを特徴とする２モジュラス・プリスケーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046355A JPH06258465A (ja) | 1993-03-08 | 1993-03-08 | 可変分周回路及びそれを用いた２モジュラス・プリスケーラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046355A JPH06258465A (ja) | 1993-03-08 | 1993-03-08 | 可変分周回路及びそれを用いた２モジュラス・プリスケーラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06258465A true JPH06258465A (ja) | 1994-09-16 |
Family
ID=12744845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5046355A Pending JPH06258465A (ja) | 1993-03-08 | 1993-03-08 | 可変分周回路及びそれを用いた２モジュラス・プリスケーラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06258465A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486218B1 (ko) * | 1997-11-10 | 2005-07-07 | 삼성전자주식회사 | 4/5 분주기 |
| US8115522B2 (en) | 2009-04-23 | 2012-02-14 | Renesas Electronics Corporation | Flip-flop circuit and prescaler circuit including the same |
-
1993
- 1993-03-08 JP JP5046355A patent/JPH06258465A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486218B1 (ko) * | 1997-11-10 | 2005-07-07 | 삼성전자주식회사 | 4/5 분주기 |
| US8115522B2 (en) | 2009-04-23 | 2012-02-14 | Renesas Electronics Corporation | Flip-flop circuit and prescaler circuit including the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020917 |