JPS6058609B2 - デイジタル型位相比較器 - Google Patents

Description

【発明の詳細な説明】 近時ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄレ叩）を使用した
ＦＭ／ＡＭシンセサイザ受信機や、ＣＢトランシーバ受
信機が注目を浴びるようになつてきた。

従前はＰＬＬを個別部品で構成していたため非常に複雑
であり、また調整も困難で高価格であつたのであるが、
ＩＣ技術の進歩によりＰＬＬが集積化されて１つのブロ
ックとして構成されることが可能になり、調整の殆んど
不要なＰＬＬが低コストで実現され、あらゆる方面に使
用されだしたのである。ＰＵ、の基本構成は位相比較器
、電圧制御発振器（ＶＣＯ）及び低減フィルタ等よりな
る。この位相比較器にはアナログ型とディジタル型とが
あるが、ディジタル型のものはパルスエッジによつて位
相及び周波数を比較する位相一周波数比較器であるため
、１） 入力信号のデューティサイクルが問題にならな
い２） キヤツプチヤレンジ、ロックレンジはＶＣＯの
発振可能な範囲全域である３） 入力信号の高調波によ
る誤動作が少ない等アナログ型のものにはみられない特
長を有しており、周波数シンセサイザ等に用いると効果
的である。

本発明は上述の如きディジタル型位相比較器に関するも
のである。

ディジタル型位相比較器としては第５図に示すように双
安定回路を組合わせてなるもの又は第１２図に示すよう
にＮＯＲゲートによるラッチの組合せよりなるものが広
く知られている。

まず第５図に示した従来公知の位相比較器について説明
する。

第５図において５１は基準信号入力、５２は比較信号入
力、５３，５４は入力される基準信号及び比較信号の位
相差に応じたパルス発生出力、Ａ，Ｂはフリップフロッ
プ、Ｃ，Ｄ，Ｅは２入力ＮＯＲゲートである。このフリ
ップフロップＡ（又はＢ）はクロック入力端子ＣＡ（又
はＣ８）、リセット端子ＲＡ（又はＲＢ）、出力ＱＡ，
ＯＡ（又はＱ８，Ｏ８）を有し、ＣＡ（又はＣＢ）に入
力されるクロックの立上がりに同期して、出力ＱＡ（又
はＱＢ）を“゜Ｈ゛レベル（以下゜゜Ｈ゛という）に、
また出力Ｃ；（又はＣ轡）を“Ｌ゛レベル（以下゜゜Ｌ
゛という）にする。またＲＡ（又はＲＢ）に入力される
リセット信号によつて、該リセット信号が消滅して次の
クロックがＣＡ（又はＣＢ）に入力される迄の間、出力
ＱＡ（又はＱＢ）を“゜Ｌ゛に、また出力６マ（又は６
；）を゜“Ｈ゛にする。今リセット信号の電位レベルを
Ｚｌ５３，５４のパルス発生出力の電位レベルを夫々Ｘ
，Ｙとして、第５図の回路の動作を第６図のタイミング
チャートを用いて説明する。第６図においてＴＡの期間
には、ＣＡ，ＣＢは共に６６Ｌ１３、ｂ；，ｂ；は共に
６４Ｗ５、Ｘ，Ｙ，Ｚは共に“Ｌ゛にあるものとする。

次にＴＢの期間において、ＣＡが６６Ｌ゛から“゜Ｈ゛
になると、Ｃマぱ゜Ｈ゛から゜゜Ｌ゛になり、ｘは“Ｌ
゛から“゜Ｈ゛になる。

そしてＴＣの期間においてＣＡが６６Ｗ３から゜“Ｌ゛
になつても他の変化はない。

次いでＴＤの期間において、ＣＢが“゜Ｌ゛から゜“Ｈ
゛になると、ｂ；ぱ“Ｈ゛から゜゜Ｌ゛になり、Ｙぱ“
Ｌ゛から“゜Ｈ゛に転じようとするが、それと同時にＺ
が“Ｌ゛から゜゜Ｈ゛になるのでＹは直ちに“Ｌ゛に復
帰する。

すなわちＹには１段分のパルスノイズが出ることになる
。そしてｚが“Ｈ゛になることにより、６マ，０７は共
に“Ｌ゛から゜゜Ｈ′５に、またＸぱ“Ｈ゛から゜゜Ｌ
゛になる。このようにしてＴ．Ｃ；が゜“Ｈ゛になるの
でＺは“゜Ｈ゛から“Ｌ゛に復帰する。そしてπの期間
においてＣ８が６６Ｈ″から゜゜Ｌ゛になつても他の変
化はない。

すなわち上述の説明の如くＣＡがＣＢに比べて位相が進
んでいる場合には、ＣＡとＣＢの位相差に応じたパルス
がｘに現れ、逆にＣＢがＣ＾よりも進んでいる場合には
同様のパルスがＹに現われるのである。

さて第７図は第５図に示した回路をＩＧＦＥＴ（絶縁ゲ
ート型電界効果トランジスタ）で構成した場合のロジッ
ク図である。

第７図及び第５図において同一部品、同一端子は共通の
番号又は符号で示してある。そして５５は“゜Ｈ゛で一
定のデータ入力、ＤＡ及びＤＢは夫々フリップフロップ
Ａ及びＢのデータ入力端子を示している。この第７図の
回路を実際に■ＧＦＥＴで構成しようとすると４５個も
のＩＧＦＥＴを必要とし、この回路をＬＳＩ化して高集
積度化を図ろうとするのは適切でない。そこで第５図の
回路から２入力０ＲゲートＣ，Ｄを省略して簡略化した
回路が第８図に示すものである。第８図において８１，
８２は入力信号の位相差に応じたパルス発生出力を示し
他の番号・符号は第５図と共通である。そして第９図は
第８図の回路をＩＧＦＥＴで構成した場合のロジック図
である。第９図の番号・符号は第８図に対応させてあり
、５５は“Ｈ゛で一定のデータ入力、ＤＡ及びＤＢは夫
々フリップフロップＡ及びＢのデータ入力端子を示して
いる。第９図の回路の動作を第１０図のタイミングチャ
ートに基いて説明する。まず第１０図のＴＦの期間にお
いてＣＡ，ＣＢはともに゜゜Ｌ″．Ｑ＾，ＱＢは共に゜
“Ｌ″．６；，６；は共に“゜Ｈ″．．Ｚぱ゜Ｌ゛にあ
るものとする。次にＴＧの期間においてＣＡが“゜Ｌ゛
から“Ｈ゛になるとＣ；ぱ゜Ｌ゛から“゜Ｈ゛になり、
従つてＣ；ぱ“Ｈ゛から“゜Ｌ゛になる。そしてＴＨの
期間においてＣ＾が゜゜Ｈ゛から゜“Ｌ゛になつても他
の変化はない。次いでＴＩの期間においてＣＢが゜“Ｌ
゛から゜“Ｈ゛になると、ＱＢは“Ｌ゛から“゜Ｈ゛に
なり、？ぱ“Ｈ゛から“Ｌ゛になる。

董が“Ｌ゛になることによつて、ｚは′４Ｌ″から４“
Ｗ３になり、そのためにＱＡ及びＱＢは“Ｈ゛から“Ｌ
゛に、また６マ及び６Ｘは“Ｌ゛から“゜Ｈ゛になり、
従つて、Ｚは“Ｈ゛から゜゜Ｌ゛に復帰する。そしてＴ
Ｊの期間においてＣＢが゜゜Ｈ゛から゜Ｌ゛になつても
他の変化はない。

すなわち上述の説明の如くＣＡがＣＢに比べて位相が進
んでいる場合にはＣＡＩ：ニ．ＣＢの位相差に応じたパ
ルスがＱＡ（又は８１）に現れ、逆にＣＢがＣぇよりも
進んでいる場合には同様のパルスがＱＢ（又は８２）に
現れるのであるが、上述のようにＣＡがＣＢに比べて位
相が進んでいる場合に、ＱＢには３段分のパルスノイズ
が出ることになり、位相差がパルスノイズの幅と同程度
であるときには位相差に起因するパルスとパルスノイズ
との識別が困難になり、位相比較器としての感度が低下
することになる。

第１１図は第９図の回路をＩＧＦＥＴを用いて構成した
場合の回路図である。

第１１図において５１，５２，８１，８２は第８図又は
第９図と同一の入出力を示す。第１１図の回路はＩＧＦ
ＥＴを３９個必要とする。従つて２入力ＮＯＲゲート、
Ｃ，Ｄを省略した第８図の回路も？Ｉ化して高集積度化
を図るには不適当である。しかも第８図のものは前述の
感度低下の問題もあるので、要するに第５図の如き従来
回路又はこれに類するものはＬＳＩの高集積度化に適し
ていないということになる。次に第１２図に示した従来
公知の位相比較器について説明する。

第１２図において１２１は基準信号入力、１２２は比較
信号入力、１２３，１２４は入力される基準信号及び比
較信号の位相差に応じたパルス発生出力である。

そして第１３図は第１２図の回路を田１化するためにＩ
ＧＦＥＴで構成する場合の回路図てある。第１３図の番
号は第１２図の番号に対応させている。この第１３図か
ら理解されるように、第１２図の回路を？Ｉ化した場合
には、１）配線が複雑なため、配線領域が広域となり、
高集積度化が図れない。２）配線が複雑なため配線領域
が広域となり、配線容量が増大し、遅延が大となる。

第１２図又は第１３図の回路はパルス発生出力と同時的
に現れるパルスノイズは１段分であるが、前記配線容量
の増大のためにこの１段分のパルスノイズの時間幅が大
となり、その結果位相比較器としての感度は低くなる。
３）３入力ＮＯＲゲート及び４入力ＮＯＲゲートを使用
しているためそれらの出力容量が大となるので、遅延が
大となり、上述したところと同様に位相比較器としての
感度が低下する。

等の点がある。すなわち第１２図の回路もＩＧＦＥＴで
ＬＳＩ化するのには適していない。

このように従来公知の第５図、第１２図の回路はＩＧＦ
ＥＴｌ（上ＳＩ化するためには多数のＩＧＦＥＴを必要
とし、高集積度化を図り得ず、また複数段のパルスノイ
ズが発生したり、パルスノイズの時間幅が大であるため
に感度の優れた位相比較器とし得ない等の問題点があつ
た。

本発明は斯かる事情に鑑みてなされたものであつて、高
集積度化が可能であり、且つ感度の高い位相比較器を提
供することを目的とし、以下に本発明をその実施例を示
す図面に基いて説明する。

本発明に係るディジタル型位相比較器は、本発明者等が
先に提案した（特願昭５２−５５６１４号）フリップフ
ロップ回路２個とノアゲート１個とで構成されたもので
ある。このフリップフロップ回路は第１，２，４図にＦ
或いはＧを付して示すものであつて、フリップフロップ
回路Ｆについてその構成を説明すると以下のとおりであ
る。即ちこのフリップフロップ回路Ｆはセット端子（１
１又はＣＦを付して示す）、リセット端子（ＲＦを付し
て示す）、セット出力端子（１３又は？を付して示す）
及びリセット出力端了０Ｖを付して示す）を備えている
。

このフリップフロップ回路Ｆの双安定動作を司る回路要
素部分は第２図に示すように夫々の１入力を他方の出力
とするように結線された２つ９Ｎ０ＲゲートＩ，Ｉ″の
部分であり、ＮＯＲゲートＩの出力がセット出丈ＱＦ．
．ＮＯＲゲートＩ″の出力がリセット出力０Ｖとなつて
いる。ＮＯＲゲートＩの他方の入力はこのフリップフロ
ップ回路Ｆのリセット端子ＲＦに連なつている。ＮＯＲ
ゲートＩ″の他人力はＡＮＤゲートＫの出力となつてい
る。而して第４図は第２図に示す回路を■ＧＦＥＴを用
いて構成した場合の回路図であり、ＮＯＲゲートＩは３
つのＦＥＴＴｌ，Ｔ２，Ｔ３にて構成されている。

これに対してＡＮＤゲートＫとＮＯＲゲート１″とは第
２図の如く分離可能な形では構成されず、所謂複合ゲー
トの形で構成されている。即ち後述するＦＥ′ＶＱ２，
Ｑ３及びコンデンサＣ１にそのゲートが接続されている
ＦＥＴＱｌ及び、これと直列的に接続されているＦＥＴ
Ｔ′６がＮ１ゲートＫを構成することになる。そしてＦ
ＥＴＱｌ，Ｔ６の直列回路と電源、接地間に直列的に接
続されているＦＥＴＴ，及び上記直列回路と並列的に接
続されているＦＥＴＴ３と、上記直列回路、つまりＡＮ
ＤゲートＫとによつて、他方のＮＯＲゲートＩ″が構成
されていると見做すことができる。セット端子１１に与
えられるセット信号はＦＥＴＴ６のゲートに与えられる
と共にインバータに与えられる。

ＦＥＴＱ２，Ｑ３はドレイン，ソースを一括接続してあ
り、ＦＥＴＱ３のゲートをＦＥＴＱ２，Ｑ３のドレイン
に接続し、この接続点に前記インバータ出力を与えるべ
くなしてある。ＦＥＴＱ２のゲートはリセット端子ＲＦ
に連なつている。ＦＥＴＱ２，Ｑ３のソースは前記ＦＥ
ＴＱｌのゲート及び該ゲートに関連した容量（つまり、
ゲートに接続されたコンデンサＣ１又は該ＦＥＴＱｌの
ゲート容量）に接続されている。これらＦＥＴＱ２，Ｑ
３は前記容量の充放電制御手段として設けられている。

即ちセット端子１１にセット信号が供給される前の状態
においては前記インバータの存在によりＦＥＴＱ２が導
通しており、セット信号の供給に先立つてこの容量を充
電することになる。またリセット端子ＲＦにリセット信
号が与えられると、これに応答してＦＥＴＱ２が導通し
て前記容量の電荷を放電させることになる。そしてこの
容量に蓄積された電荷によつてＦＥＴＱｌが導通し（換
言すれば前記ＡＮＤゲートＫの１入力がアクティブにな
り）、これによつて、セット信号がＦＥＴＴ６に与えら
れると、このセット信号が双安定動作を有効に行わしめ
ることになる。

フリップフロップ回路Ｆ更にはＧは以上の構成を有する
ものである。なおＦＥＴＱ３に変えてそのカソードをＦ
ＥＴＱｌのゲートに接続したダイオードを用いてコンデ
ンサＣ１等を充電するように構成してもよい。さて本発
明に係る位相比較器は第１図に示すように上述の如きフ
リップフロップ回路Ｆ及びＧと２入力ＮＯＲゲートＭと
からなる。

図において１１は基準信号入力、１２は比較信号入力、
１３，１４は入力された基準信号及び比較信号の位相差
に応じたパルス発生出力である。そしてフリップフロッ
プ回路Ｆ，Ｇ夫々において、Ｃｐ，ＣＯはクロック端子
、Ｒｐ，Ｒｃはこれらのフリップフロップ回路Ｆ，Ｇの
夫々のリセット入力端子であるダイレクトリセット端子
、Ｑｐ，Ｑｃはセット出力端子、また６呼（「はリセッ
ト出力端子を示している。ＮＯＲゲートＭはコントロー
ルゲートであつて、その２つの入力端子は６；，６；に
接続されており、出力端子はＲＦ，Ｒｃに接続されてい
る。上記したところを入力関係について整理すると、セ
ット信号源として、いずれも第３図Ｃｐ，ＣＯに示す如
きパルス信号を夫々発する基準信号発生回路と比較信号
発生回路（いずれも図示せず）とがあり、これら夫々か
ら発せられる信号がセット信号としてクロック端子Ｃｐ
，Ｃｃ夫々に与えられる。また、ＮＯＲゲートＭがリセ
ット信号源として機能し、これから発せられるリセット
信号（第３図ｚ″）がフリップフロップ回路Ｆ，Ｇのダ
イレクトリセット端子ＲＦ，ＲＯに与えられる。

而して第２図は第１図の回路をＩＧＦＥＴを用いて構成
する場合のロジック図である。

第１図及び第２図における同一人出力、同一部品、同一
端子は共通の番号・符号を付している。そしてＩ，Ｊは
夫々フリップフロップ回路Ｆ，Ｇのダイレクトリセット
信号入力段の２入力ＮＯＲゲートであり、その“Ｈ゛判
定レベルは通常の゜゜Ｈ゛判定レベルが２Ｖ程度である
のに比して１．２Ｖ程度と低くしてある。而してＮＯＲ
ゲートＭの出力の電位レベルをｚ″として、第２図の回
路の動作を第３図のタイミングチャートにより説明する
。

まず第３図のＴＫの期間においてＣｐ，Ｃｃは共に゜゜
Ｌ−ＱＦ，ＱＯは共に“゜Ｌ−Ｒ，Ｃ否は共に゜゜Ｈ″
．．Ｚ″ぱ“Ｌ゛であるとする。

次にＴＬの期間において、ＣＦが゜゜Ｌ゛から゜“Ｈ゛
になると、局＝が゜゜Ｈ゛から“゜Ｌ゛になり、これに
伴つてＱＦや′６Ｖ５から６６Ｗ５になる。

そしてＴＭの期間において、Ｃｃが“゜Ｌ゛から“Ｈ゛
になる示Ｙが“Ｈ゛から゜“Ｌ゛になり、これによつて
ｚ″が′６Ｌ″から６６Ｗ１になろうとすると同時に、
Ｑｃが゜“Ｌ゛から゜゜Ｈ゛に転じようとするが、ＮＯ
ＲゲートＪの６６Ｈ″判定レベルが１．２Ｖ程度と低い
ので、６否が１．２Ｖ以下になるまでＣ否は“Ｌ゛のま
まである。その間にＺ″は１．２Ｖ以上になつてしまう
ので、ＮＯＲゲートＪはリセット信号が入力されること
によつて゜゜Ｌ゛を出力することになる。そしてその後
６；が完全に“Ｌ゛暑になつてもＣ否ぱ“Ｈ゛になるこ
とはない。すなわち６；にはパルスノイズは殆んど出な
いことになる。そしてＺ″が゜゜Ｌ゛から゜“Ｈ゛にな
ることによつて６；ぱ“Ｌ゛から゜゜Ｈ゛に復帰し、ま
た６７は“゜Ｈ゛から゜゜Ｌ゛になる。

更に６；が“Ｈ゛に復帰することによつてｚ″ぱ゜Ｈ゛
から“゜Ｌ゛に復帰し、またｂ；が“Ｈ゛から゜゜Ｌ゛
になることによつて６；は“゜Ｌ゛から“Ｈ゛になる。
すなわちＣｐの立ち上がりからＣＯの立ち上がりまでの
時間、換言すれは基準信号入力と比較信号入力との位相
差に対応したパルスがＱｐに現れることになる。これは
ＣｐにＣＯよりも高い周波数が入力された場合にその位
相差に応じたパルスがＱｐに現れ、この回路が位相一周
波数比較器として働くことを示している。然る後ＣＦが
゜゜Ｈ゛から“Ｌ゛に次いでＣＯが゛Ｈ゛から“゜Ｌ゛
になるが他の変化はない。

次にＴＮの期間においてＣｃが“Ｌ゛から“゜Ｈ゛にな
ると、６；が゜゜Ｈ゛から“゜Ｌ゛になり、またＣｃが
“Ｌ゛から“Ｈ゛になる。その後ＣＯは６′Ｗ゛から゜
゜Ｌ゛に復帰するが他の変化はない。次にｍの期間にな
つて再びＣｃが゜“Ｌ゛から“Ｈ゛になつても既に６否
は“゜Ｌ゛に、またＱｃは６４Ｗ゛になつているので他
の信号に変化はない。さてＴＰの期間において、ＣＦが
４６Ｌ′５から“Ｈ゛になると？が“゜Ｈ゛から“゜Ｌ
゛になり、これによりｚ″が゜“Ｌ゛から゜゜Ｈ゛にな
ろうとすると同時に、ＱＦが“Ｌ゛から“゜Ｈ゛に転じ
ようとするが、ＮＯＲゲートＩの゜“Ｈ゛判定レベルが
１．２■程度と低いので、Ｃワが１．２Ｖ以下になるま
でＱｐばＬ゛のままである。との間にＺ″は１．２Ｖ以
上になつてしまうので、ＮＯＲゲートＩはリセット信号
が入力されることによつて゜“Ｌ゛を出力することにな
る。そしてその後ｂ；力浣全に“゜Ｌ゛になつてもＱ１
は“゜Ｈ゛になることはない。すなわちこの場合にもＱ
Ｆにはパルスノイズは殆んど出ない。そしてｚ″が゜゜
Ｌ゛から“゜Ｈ゛になることによつて６フは“゜Ｌ゛か
ら“Ｈ゛に復帰し、またＱＯは６６Ｈ９９から４４Ｌ９
９になる。

更番こ（「が４６Ｈ９鴇こ復帰することによつてＺ″ぱ
゜Ｈ゛から“゜Ｌ゛に復帰し、またＱｃが゜゜Ｈ゛から
゜゜Ｌ゛になることによつてＣ否は“Ｌ゛から゜゜Ｈ゛
になる。すなわちＣＯの立ち上がりからＣＦの立ち上が
りまでの時間、換言すれは基準信号入力と比較信号入力
との位相差に対応したパルスがＱｃに現れることになる
。これはＣｃにＣＦよりも高い周波数が入力された場合
にその位相差に応じたパルスがＱｃに現れ、この回路が
位相一周波数比較器として働くことを示している。然る
後ＣＯが６′Ｈ″から“１″に、次いでＣｐがＨ゛から
“６Ｌ゛になるが他の変化はない。

次にＴＱの期間において、Ｃｐが６６Ｌ８から゜“Ｈ゛
になるとＣ；が゜“Ｈ゛から“Ｌ゛になり、またＱｐが
′６Ｖ５から′６Ｗ′になる。その後ＣｐはＨ゛から“
゜Ｌ゛に復帰するが他の変化はない。次いでＴＲの期間
において、Ｃｃが゜゜Ｌ゛から“Ｈ゛になると疋が“Ｈ
゛から“゜Ｌ゛になり、これによつてｚ″が６６Ｖ５か
ら６６Ｗ６になろうとすると同時にＱＯが゜゜Ｌ゛から
“Ｈ゛に転じようとするが、ＮＯＲゲートＪの“゜Ｈ゛
判定レベルが１．２Ｖと低いので（？−が１．２Ｖ以下
になるまでＱｃは゜゜Ｌ゛のままである。その間にｚ″
は１．２Ｖ以上になつてしまうので、ＮＯＲゲートＪは
リセット信号が入力されることによつて゜゜Ｌ゛を出力
することになる。そしてその後６否が完全に“゜Ｌ゛に
なつてもＱｃぱ゜Ｈ゛になることがない。すなわちＱｃ
にはパルスノイズは殆んど出ない。そしてＺ″が゜゜Ｖ
５から６６Ｗ゛になることによつて、局否ぱ゜Ｌ゛から
゜゜Ｈ゛に復帰し、またＱｐは゜“Ｈ゛から“゜Ｌ゛に
なる。

更にＣ否が゜゜Ｈ゛に復帰することによつてｚ″ぱ゜Ｈ
゛から゜゜Ｌ゛に復帰し、またＱｐが゜゜Ｈ゛から“Ｌ
゛になることによつてＣ；ぱ“Ｌ゛から゛Ｈ゛になる。
すなわちこの場合にもＴＭの期間におけると同様にＣｐ
の立ち上がりからＣＯの立ち上がりまでの時間、換言す
れば基準信号入力と比較信号入力との位相差に対応した
パルスがＱｐに現れることになる。然る後、ＣＯが“Ｈ
゛から゜“Ｌ゛になるが他の変化はない。上述の如く、
本発明に係る位相比較器はディジタル型位相一周波数比
較器の機能を満足していることは勿論、従来回路におい
ては位相差を示す所要のパルスと同時的に発生していた
パルスノイズを殆んどなくすことが可能である。

而して第４図は前述のように第２図の回路をＩＧＦＥＴ
を用いて構成した場合の回路図である。

”第４図において１１，１２，１３，１４は第１図又は
第２図と同一の入出力を示しており、Ｑｌ，Ｑ２，Ｑ３
及びＣ１は前述のフリップフロップ回路Ｆを構成する第
１のＦＥＴ、第２のＦＥＴｌ第３のＦＥＴ及びコンデン
サを夫々示している。第４図の回路と従来公知の第１３
図の回路とを比較すると、後者は３１個のＩＧＦＥＴを
必要とするのに対し、前者は２媚で足り、更に第４図の
回路では３入力ＮＯＲゲート又は４入力ＮＯＲゲートを
必要としないため回路構成が簡略化され配線領域が狭域
化されるので本発明の位相比較器はＬＳ■化に通してい
る。以上要するに本発明に係る位相比較器を ＩＧＦＥＴを用いてＬＳ■化した場合は従来の回路に比
して、１）配線容量及び入力容量の低減が可能となるこ
と、並びにパルスノイズを殆んどなくすことが可能とな
ることにより、高域度の位相比較器が得られる。

２）配線の簡素化、ＩＧＦＥＴの使用個数の低減により
ＬＳＩにおける位相比較器の占有面積が小さくなり、そ
の分だけＬＳＩの高集積度化が可能になる。

すなわち第４図の回路は従来の第１３図の回路の約３／
４の面積となる。等の利点があり、本発明がディジタル
型位相比較器のＬＳｌ化、性能改善、コストダウンに寄
与するところ多大てある。

【図面の簡単な説明】

図面は本発明の実施例を示すものであつて、第１図は本
発明の位相比較器の略示ロジック図、第２図は第１図の
フリップフロップ回路を詳細に示した本発明の位相比較
器のロジック図、第３図は第２図の回路の動作を説明す
るためのタイミングチャート、第４図は第２図の回路を
ＩＧＦＥＴを用いて構成した場合の回路図、第５図は従
来公知のディジタル型位相比較器の略示ロジック図、第
６図は第５図に示した位相比較器の動作を説明するため
のタイミングチャート、第７図は第５図のフリップフロ
ップを詳細に示した従来の位相比較器のロジック図、第
８図は第５図に示した位相比較器を簡略化した位相比較
器の略示ロジック図、第９図は第８図の位相比較器のフ
リップフロップ部分を詳細に示したロジック図、第１０
図は第９図の回路の動作を説明するためのタイミングチ
ャート、第１１図は第９図の回路をＩＧＦＥＴを用いて
構成した場合の回路図、第１２図は従来公知の他のディ
ジタル型位相比較器のロジック図、第１３図は第１２図
の回路をＩＧＦＥＴを用いて構成した場合の回路図であ
る。 １「・・・基準信号入力、１２・・・比較信号入力、１
３，１４・・・パルス発生出力、Ｆ，Ｇ・・・フリップ
フロップ回路、Ｍ・・・ＮＯＲゲート。

Claims (1)

【特許請求の範囲】
1. １ セット端子、リセット端子、セット出力端子及びリ
   セット出力端子を有し、前記セット端子に供給されるセ
   ット信号を受ける、双安定動作のための回路要素に接続
   されたＦＥＴと、前記セット端子に供給されるセット信
   号に先立つて前記ＦＥＴのゲートに関連した容量を充電
   する為に前記セット端子に接続され、また前記リセット
   端子に供給されるリセット信号に応答して前記容量から
   放電させる為に前記リセット端子に接続された充放電制
   御手段とを具備し、前記ＦＥＴは前記容量に蓄積された
   電荷によつて導通し、該ＦＥＴの導通動作によつて前記
   セット信号が前記双安定動作のための回路要素に対して
   有効に作用するようにしたフリップフロップ回路２個と
   、該２個のフリップフロップ回路夫々の前記リセット出
   力端子をその入力端子に接続してあり、その出力を両フ
   リップフロップ回路の前記リセット信号となしてあるＮ
   ＯＲゲートとを具備し、前記２つのフリップフロップ回
   路の各セット信号端子の一方には基準信号が供給され、
   他方には比較信号が供給されるべくなしてあることを特
   徴とするディジタル型位相比較器。