KR100486218B1

KR100486218B1 - 4/5 분주기

Info

Publication number: KR100486218B1
Application number: KR1019970059059A
Authority: KR
Inventors: 여민종
Original assignee: 삼성전자주식회사
Priority date: 1997-11-10
Filing date: 1997-11-10
Publication date: 2005-07-07
Also published as: KR19990039097A

Abstract

제 1 내지 제 3 플립플롭, 및 OR 게이트를 구비하는 4/5 분주기가 개시되어 있다. 제 1 플립플롭은 제 1 내지 제 2 입력 단자들로부터 입력되는 신호들을 클럭 신호 입력 단자에 입력되는 클럭 신호의 한 사이클만큼 지연시켜 제 1 내지 제 4 출력 단자들로 출력한다. 제 2 플립플롭은 제 1 플립플롭의 제 1 내지 제 2 출력 단자들로부터 출력되는 신호들을 클럭 신호 입력 단자에 입력되는 클럭 신호의 한 사이클만큼 지연시켜 상기 제 1 내지 제 3 출력 단자들로 출력한다. 제 3 플립플롭은 제 2 플립플롭의 제 1 내지 제 2 출력 단자들로부터 출력되는 신호들을 클럭 신호 입력 단자에 입력되는 클럭 신호의 한 사이클만큼 지연시켜 출력 단자로 출력한다. OR 게이트는 제 2 플립플롭의 제 3 출력 단자로부터 출력되는 신호와 제 3 플립플롭의 출력 단자로부터 출력되는 신호를 입력하여 이들을 논리합 하여 해당되는 신호들을 제 1 플립플롭의 제 1 내지 제 2 입력 단자로 입력한다. 본 발명에 의하면, 제 2 내지 제 3 플립플롭으로부터 출력되는 신호들이 지연이 작은 에미터 커플 로직 회로로 이루어져 있는 OR 게이트를 통하여 제 1 플립플롭의 입력 단자로 입력되므로, 기생 커패시턴스에 의한 지연의 영향이 감소되는 효과를 가진다.

Description

4/5 분주기

본 발명은 프리스케일러(Prescaler)의 4/5 분주기에 관한 것으로서, 특히 고속 동작을 위하여 회로의 기생 커패시턴스에 의한 영향을 줄이도록 구성되어 있는 프리스케일러의 4/5 분주기에 관한 것이다.

도 1은 종래의 프리스케일러의 4/5 분주기의 블록도를 나타내고 있다.

도 1을 참조하면, 종래의 프리스케일러의 4/5 분주기는 플립플롭들(110,120,130)을 구비한다.

플립플롭(110)은 입력 단자들(D1,D2,REF), 출력 단자들(YQ1,NQ1,YQ2,NQ2), 바이어스 전압 단자(BS1), 및 클럭 신호 입력 단자들(CK,CB)을 구비하고, 입력 단자들(D1,D2)로부터 입력되는 신호들을 논리합하고 이를 클럭 신호 입력 단자(CK)에 입력되는 클럭 신호(CLK)의 한 사이클만큼 지연시켜 출력 단자(YQ1)로 출력하는 OR 게이트를 포함하는 D 형의 플립플롭이다. 여기서 입력 단자(REF)는 플립플롭(110)의 동작을 안정화시키기 위한 기준 신호를 인가하기 위한 단자이다. 그리고 출력 단자(NQ1)는 출력 단자(YQ1)로부터 출력되는 신호의 반전 신호를 출력하고, 출력 단자들(YQ2,NQ2)은 각각 출력 단자들(YQ1,NQ1)로부터 출력되는 신호들의 반전 신호들을 출력한다. 클럭 단자(CK)는 클럭 신호(CLK)를 인가하기 위한 단자이며, 클럭 단자(CB)는 클럭 신호(CLK)의 반전 클럭 신호(CLKB)를 인가하기 위한 단자이다.

플립플롭(120)은 입력 단자들(D3,DB3), 출력 단자들(YQ3,NQ3), 바이어스 전압 단자(BS2), 및 클럭 신호 입력 단자들(CK,CB)을 구비하고, 입력 단자(D3)로부터 입력되는 신호를 클럭 신호 입력 단자(CK)에 입력되는 클럭 신호(CLK)의 한 사이클만큼 지연시켜 출력 단자(YQ3)로 출력하는 D 형의 플립플롭이다. 여기서 입력 단자들(D3,DB3)은 각각 플립플롭(110)의 출력 단자들(YQ2,NQ2)로부터 출력되는 신호들을 입력한다. 그리고 출력 단자(NQ3)는 출력 단자(YQ3)로부터 출력되는 신호의 반전 신호를 출력한다.

플립플롭(130)은 입력 단자들(D4,DB4), 출력 단자(YQ4), 바이어스 전압 단자(BS3), 선택 단자(M), 및 클럭 신호 입력 단자들(CK,CB)을 구비하고, 선택 단자(M)로부터 입력되는 신호에 의해서 제어되어, 입력 단자(D4)로부터 입력되는 신호를 클럭 신호 입력 단자(CK)에 입력되는 클럭 신호(CLK)의 한 사이클만큼 지연시켜 출력 단자(YQ4)로 출력하는 D 형의 플립플롭이다. 여기서 입력 단자들(D4,DB4)은 각각 플립플롭(120)의 출력 단자들(YQ3,NQ3)로부터 출력되는 신호들을 입력한다. 그리고 선택 단자(M)는 4/5 분주기에 있어서 4 분주 또는 5 분주의 동작을 외부에서 선택하기 위한 단자이다.

도 2는 도 1에 있어서 플립플롭(110)의 상세한 회로의 회로도를 나타내고 있다.

도 2를 참조하면, 도 1에 있어서 플립플롭(110)의 상세한 회로는 마스터 플립플롭(150), 슬레이브 플립플롭(160), 및 구동부(170)를 구비한다.

마스터 플립플롭(150)은 클럭 단자(CB)에 입력되는 반전 클럭 신호(CLKB)가 인에이블 되는 경우에만 입력 단자들(D1,D2)에 입력되는 신호를 입력하여 논리합 하여 이를 클럭 단자(CK)에 입력되는 클럭 신호(CLK)가 인에이블 되는 경우에만 출력한다. 즉 마스터 플립플롭(150)은 클럭 단자(CB)에 입력되는 반전 클럭 신호(CLKB)가 인에이블 되는 경우에만 입력 단자들(D1,D2)에 입력되는 신호를 입력하여 논리합 하여 이를 클럭 신호(CLK)의 반 사이클만큼 지연하여 해당되는 신호들을 출력한다.

마스터 플립플롭(150)은 에미터 커플(Emitter Coupled) 로직 회로로써 구성되어 있다. 마스터 플립플롭(150)은 저항 소자들(R1,R2), 에미터 커플들(152,154,156), 및 전류원(158)을 구비한다.

저항 소자들(R1,R2)은 각각 전원 단자(VCC)에 한 단자가 접속되어 있다.

에미터 커플(152)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 저항 소자들(R1,R2) 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 입력 신호들(REF,D1,D2) 중에서 해당되는 입력 신호에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터들(Q1,Q4A,Q4)로써 구성되어 있다. 즉 NPN 바이폴라 트랜지스터(Q1)는 콜렉터 단자가 저항 소자(R1)의 다른 단자에 접속되어 있고 입력 신호(REF)에 의해서 게이팅되어 있다. NPN 바이폴라 트랜지스터(Q4)는 콜렉터 단자가 저항 소자(R2)의 다른 단자에 접속되어 있고 입력 신호(D1)에 의해서 게이팅되어 있다. 그리고 NPN 바이폴라 트랜지스터(Q4A)는 콜렉터 단자가 저항 소자(R2)의 다른 단자에 접속되어 있고 입력 신호(D2)에 의해서 게이팅되어 있다.

에미터 커플(154)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 저항 소자들(R1,R2) 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 에미터 커플(152)을 구성하고 있는 NPN 바이폴라 트랜지스터들(Q1,Q4,Q4A) 중에서 해당되는 NPN 바이폴라 트랜지스터의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터들(Q2,Q3)로써 구성되어 있다. 즉 NPN 바이폴라 트랜지스터(Q2)는 콜렉터 단자가 저항 소자(R1)의 다른 단자에 접속되어 있고 NPN 바이폴라 트랜지스터(Q4A)의 콜렉터 단자에 의해서 게이팅되어 있다. NPN 바이폴라 트랜지스터(Q3)는 콜렉터 단자가 저항 소자(R2)의 다른 단자에 접속되어 있고 NPN 바이폴라 트랜지스터(Q1)의 콜렉터 단자에 의해서 게이팅되어 있다.

에미터 커플(156)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 에미터 커플들(152,154) 중에서 해당되는 에미터 커플의 에미터 단자들에 접속되어 있으며 클럭 신호와(CLK) 반전 클럭 신호(CLKB) 중에서 해당되는 클럭 신호에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터들(Q5,Q6)로써 구성되어 있다. 즉, NPN 바이폴라 트랜지스터(Q5)는 콜렉터 단자가 에미터 커플(152)의 에미터 단자들에 접속되어 있고 반전 클럭 신호(CLKB)에 의해서 게이팅되어 있다. NPN 바이폴라 트랜지스터(Q6)는 콜렉터 단자가 에미터 커플(154)의 에미터 단자들에 접속되어 있고 클럭 신호(CLK)에 의해서 게이팅되어 있다.

전류원(158)은 에미터 커플(156)에 일정한 전류를 공급하기 위한 것으로서, NPN 바이폴라 트랜지스터(Q7), 및 저항 소자(R3)로써 구성되어 있다.

NPN 바이폴라 트랜지스터(Q7)는 콜렉터 단자가 에미터 커플(156)의 에미터 단자들에 접속되어 있고 바이어스 신호(BIAS)에 의해서 게이팅되어 있다.

저항 소자(R3)는 NPN 바이폴라 트랜지스터(Q7)의 에미터 단자와 접지 단자(GND) 사이에 접속되어 있다.

슬레이브 플립플롭(160)은 클럭 단자(CK)에 입력되는 클럭 신호(CLK)가 인에이블 되는 경우에만 마스터 플립플롭(150)의 에미터 커플(154)을 구성하고 있는 NPN 바이폴라 트랜지스터들(Q2,Q3)의 콜렉터 단자들로부터 출력되는 신호들을 입력하여 이들을 지연하여 반전 클럭 신호(CLKB)가 인에이블 되어 있는 경우에 출력한다. 즉 슬레이브 플립플롭(160)은 클럭 단자(CK)에 입력되는 클럭 신호(CLK)가 인에이블 되는 경우에만 마스터 플립플롭(150)의 에미터 커플(154)을 구성하고 있는 NPN 바이폴라 트랜지스터들(Q2,Q3)의 콜렉터 단자들로부터 출력되는 신호들을 입력하여 이들을 클럭 신호(CLK)의 반 사이클만큼 지연하여 출력한다.

슬레이브 플립플롭(160)은 에미터 커플(Emitter Coupled) 로직 회로로써 구성되어 있다. 슬레이브 플립플롭(160)은 저항 소자들(R4,R5), 에미터 커플들(162,164,166), 및 전류원(168)을 구비한다.

저항 소자들(R4,R5)은 각각 전원 단자(VCC)에 한 단자가 접속되어 있다.

에미터 커플(162)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 저항 소자들(R4,R5) 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 마스터 플립플롭(150)의 에미터 커플(154)의 콜렉터 단자들 중에서 해당되는 콜렉터 단자에 게이팅되어 있는 NPN 바이폴라 트랜지스터들(Q8,Q9)로써 구성되어 있다. 즉 NPN 바이폴라 트랜지스터(Q8)는 콜렉터 단자가 저항 소자(R4)의 다른 단자에 접속되어 있고 마스터 플립플롭(150)의 에미터 커플(154)을 구성하고 있는 NPN 바이폴라 트랜지스터(Q2)의 콜렉터 단자에 의해서 게이팅되어 있다. NPN 바이폴라 트랜지스터(Q11)는 콜렉터 단자가 저항 소자(R5)의 다른 단자에 접속되어 있고 마스터 플립플롭(150)의 에미터 커플(154)을 구성하고 있는 NPN 바이폴라 트랜지스터(Q3)의 콜렉터 단자에 의해서 게이팅되어 있다.

에미터 커플(164)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 저항 소자들(R4,R5) 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 에미터 커플(162)을 구성하고 있는 NPN 바이폴라 트랜지스터들(Q8,Q11) 중에서 해당되는 NPN 바이폴라 트랜지스터의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터들(Q9,Q10)로써 구성되어 있다. 즉 NPN 바이폴라 트랜지스터(Q9)는 콜렉터 단자가 저항 소자(R4)의 다른 단자에 접속되어 있고 NPN 바이폴라 트랜지스터(Q11)의 콜렉터 단자에 의해서 게이팅되어 있다. NPN 바이폴라 트랜지스터(Q10)는 콜렉터 단자가 저항 소자(R5)의 다른 단자에 접속되어 있고 NPN 바이폴라 트랜지스터(Q8)의 콜렉터 단자에 의해서 게이팅되어 있다.

에미터 커플(166)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 에미터 커플들(162,164) 중에서 해당되는 에미터 커플의 에미터 단자들에 접속되어 있으며 클럭 신호(CLK)와 반전 클럭 신호(CLKB) 중에서 해당되는 클럭 신호에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터들(Q12,Q13)로써 구성되어 있다. 즉, NPN 바이폴라 트랜지스터(Q12)는 콜렉터 단자가 에미터 커플(162)의 에미터 단자들에 접속되어 있고 클럭 신호(CLK)에 의해서 게이팅되어 있다. NPN 바이폴라 트랜지스터(Q13)는 콜렉터 단자가 에미터 커플(164)의 에미터 단자들에 접속되어 있고 반전 클럭 신호(CLKB)에 의해서 게이팅되어 있다.

전류원(168)은 에미터 커플(166)에 일정한 전류를 공급하기 위한 것으로서, NPN 바이폴라 트랜지스터(Q14), 및 저항 소자(R6)로써 구성되어 있다.

NPN 바이폴라 트랜지스터(Q14)는 콜렉터 단자가 에미터 커플(166)의 에미터 단자들에 접속되어 있고 바이어스 신호(BIAS)에 의해서 게이팅되어 있다.

저항 소자(R6)는 NPN 바이폴라 트랜지스터(Q14)의 에미터 단자와 접지 단자(GND) 사이에 접속되어 있다.

구동부(170)는 슬레이브 플립플롭(160)으로부터 출력되는 신호들을 입력하여 이들을 구동하여 출력한다. 구동부(170)는 NPN 바이폴라 트랜지스터들(Q15,Q16), 및 전류원(172)으로써 구성되어 있다.

NPN 바이폴라 트랜지스터(Q15)는 콜렉터 단자가 전원 단자(VDD)에 접속되어 있고 슬레이브 플립플롭(160)의 에미터 커플(164)을 구성하고 있는 NPN 바이폴라 트랜지스터(Q10)의 콜렉터 단자에 의해서 게이팅되어 있다.

NPN 바이폴라 트랜지스터(Q16)는 콜렉터 단자가 전원 단자(VDD)에 접속되어 있고 슬레이브 플립플롭(160)의 에미터 커플(164)을 구성하고 있는 NPN 바이폴라 트랜지스터(Q9)의 콜렉터 단자에 의해서 게이팅되어 있다.

전류원(172)은 NPN 바이폴라 트랜지스터들(Q15,Q16)에 일정한 바이어스 전류를 공급한다. 전류원(172)은 NPN 바이폴라 트랜지스터들(Q17,Q18), 및 저항 소자들(R7,R8)로써 구성되어 있다.

NPN 바이폴라 트랜지스터(Q17)는 콜렉터 단자가 NPN 트랜지스터(Q15)의 에미터 단자에 접속되어 있고, 바이어스 신호(BIAS)에 의해서 게이팅되어 있다.

NPN 바이폴라 트랜지스터(Q18)는 콜렉터 단자가 NPN 트랜지스터(Q16)의 에미터 단자에 접속되어 있고, 바이어스 신호(BIAS)에 의해서 게이팅되어 있다.

저항 소자들(R7,R8)은 각각 NPN 트랜지스터들(Q17,Q18)의 에미터 단자들 중에서 해당되는 에미터 단자와 접지 단자(GND) 사이에 접속되어 있다.

도 1에 있어서 플립플롭들(120,130)에 대한 회로들은 플립플롭(110)과 거의 동일하게 구성되어 있으므로 그 상세한 설명은 생략하기로 한다.

도 1과 2에서 알 수 있는 바와 같이, 종래의 4/5 분주기는 고속으로 동작하는 데 많은 제한을 가지고 있다. 즉 플립플롭(110)의 마스터 플립플롭과 슬레이브 플립플롭을 구성하고 있는 저항 소자들(R1,R2,R4,R5)에 병렬로 연결되어 있는 기생 커패시턴스(Capacitance)와 입력 단자들(REF,D1,D2)에 연결되어 있는 기생 커패시턴스에 의한 신호 경로(Signal Path)의 전송 지연(Propagation Delay)에 의한 영향을 그 예로 들 수가 있다. 여기서 상기 기생 커패시턴스들은 회로의 레이아웃(Layout) 시에 발생되는 부하 저항의 기생 커패시턴스 및 플립플롭들(110,120,130) 각각의 블록들 간의 상호연결에 따른 기생 커패시턴스에 기인한다. 특히 레이아웃 상에서 플립플롭(130)이 출력 단자(YQ4)와 플립플롭(120)의 출력 단자(YQ3)로부터 플립플롭(110)의 입력 단자들(D1,D2)에 이르는 상호 연결에 의한 거리가 가장 멀기 때문에 이로 인한 기생 커패시턴스가 가장 영향을 크게 끼친다. 이와 같은 기생 커패시턴스에 의한 영향으로 종래의 4/5 분주기는 고속 동작에 많은 제한을 가지는 문제가 있다.

따라서 본 발명의 목적은 4/5 분주기에 있어서 회로 자체에 발생하기 쉬운 기생 커패시턴스의 영향을 감소시켜 고속으로 동작할 수 있도록 구성되어 있는 4/5 분주기를 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 4/5 분주기는 제 1 내지 제 2 입력 단자들, 제 1 내지 제 4 출력 단자들, 바이어스 전압 단자, 및 클럭 신호 입력 단자를 구비하고, 상기 제 1 내지 제 2 입력 단자들로부터 입력되는 제 1 내지 제 2 입력 신호들을 상기 클럭 신호 입력 단자에 입력되는 클럭 신호의 한 사이클만큼 지연시켜 상기 제 1 내지 제 4 출력 단자들로 출력하는 제 1 플립플롭; 제 1 내지 제 2 입력 단자들, 제 1 내지 제 3 출력 단자들, 바이어스 전압 단자, 및 클럭 신호 입력 단자를 구비하고, 상기 제 1 플립플롭의 제 1 내지 제 2 출력 단자들로부터 출력되는 신호들을 상기 제 1 내지 제 2 입력 단자들로 입력하여 이들을 상기 클럭 신호 입력 단자에 입력되는 클럭 신호의 한 사이클만큼 지연시켜 상기 제 1 내지 제 3 출력 단자들로 출력하는 제 2 플립플롭; 제 1 내지 제 2 입력 단자들, 출력 단자, 바이어스 전압 단자, 선택 단자, 및 클럭 신호 입력 단자를 구비하고, 상기 선택 단자로부터 입력되는 선택 신호에 의해서 제어되어, 상기 제 2 플립플롭의 제 1 내지 제 2 출력 단자들로부터 출력되는 신호들을 상기 제 1 내지 제 2 입력 단자들로 입력하여 이들을 상기 클럭 신호 입력 단자에 입력되는 클럭 신호의 한 사이클만큼 지연시켜 상기 출력 단자로 출력하는 제 3 플립플롭; 및, 상기 제 2 플립플롭의 제 3 출력 단자로부터 출력되는 신호와 상기 제 3 플립플롭의 출력 단자로부터 출력되는 신호를 입력하여 이들을 논리합 하여 이를 상기 제 1 입력 신호로써 출력하고 상기 제 1 입력 신호의 반전 신호를 상기 제 2 입력 신호로써 출력하는 OR 게이트를 구비하고, 상기 4/5 분주기의 출력이 상기 제 1 플립플롭의 제 3 내지 제 4 출력 단자들에 의해서 이루어지는 것을 특징으로 한다.

이어서 첨부한 도면들을 참조하여 본 발명의 구체적인 실시예에 대하여 자세히 설명하기로 한다.

도 3은 본 발명의 실시예에 따른 4/5 분주기의 블록도를 나타내고 있다.

도 3을 참조하면, 본 발명의 실시예에 따른 4/5 분주기는 OR 게이트(310), 및 플립플롭들(320,330,340)을 구비한다.

OR 게이트(310)는 플립플롭(330)의 출력 단자(YQ4)로부터 출력되는 신호와 플립플롭(340)의 출력 단자(YQ5)로부터 출력되는 신호를 입력하여 이들을 논리합 하여 해당되는 신호와 그 반전 신호를 각각 출력 단자들(OD,ODB)로 출력한다.

플립플롭(320)은 입력 단자들(D1,DB1), 출력 단자들(YQ1,NQ1,YQ2,NQ2), 바이어스 전압 단자(BS), 및 클럭 신호 입력 단자들(CK,CB)을 구비하고, OR 게이트(310)의 출력 단자들(OD,ODB)로부터 출력되는 신호들을 입력 단자들(D1,DB1)로 각각 입력하여 이들을 클럭 신호 입력 단자(CK)에 입력되는 클럭 신호의 한 사이클만큼 지연시켜 출력 단자들(YQ1,NQ1,YQ2,NQ2)로 출력한다.

플립플롭(330)은 입력 단자들(D2,DB2), 출력 단자들(YQ3,NQ3,YQ4), 바이어스 전압 단자(BS), 및 클럭 신호 입력 단자들(CK,CB)을 구비하고, 플립플롭(320)의 출력 단자들(YQ1,NQ1)로부터 출력되는 신호들을 입력 단자들(D2,DB2)로 입력하여 이들을 클럭 신호 입력 단자(CK)에 입력되는 클럭 신호의 한 사이클만큼 지연시켜 출력 단자들(YQ3,NQ3,YQ4)로 출력한다.

플립플롭(340)은 입력 단자들(D3,DB3), 출력 단자(YQ5), 바이어스 전압 단자(BS), 선택 단자(M), 및 클럭 신호 입력 단자들(CK,CB)을 구비하고, 선택 단자(M)로부터 입력되는 선택 신호에 의해서 제어되어, 플립플롭(330)의 출력 단자들(YQ3,NQ3)로부터 출력되는 신호들을 입력 단자들(D3,DB3)로 입력하여 이들을 클럭 신호 입력 단자(차)에 입력되는 클럭 신호의 한 사이클만큼 지연시켜 출력 단자(YQ5)로 출력한다.

여기서, 본 발명의 실시예에 따른 4/5 분주기의 출력은 플립플롭(320)의 출력 단자들(YQ2,NQ2)에 의해서 이루어진다.

도 4는 도 3에 있어서, OR 게이트(310)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.

도 4를 참조하면, 도 3에 있어서 OR 게이트(310)의 구체적인 일 실시예에 따른 회로는 에미터 커플 OR 게이트(410), 및 기준 전압 발생부(420)를 구비한다.

에미터 커플 OR 게이트(410)는 입력 단자들(A,B), 기준 전압 단자(REF), 출력 단자들(OD,ODB) 구비하고 입력 단자들(A,B)로부터 입력되는 신호들을 입력하여 이들을 논리합 하여 이를 출력 단자(OD)로 출력하고 그 반전 신호를 출력 단자(ODB)로 출력한다. 여기서 입력 단자들(A,B)로 입력되는 신호들은 플립플롭(330)의 출력 단자(YQ4)로부터 출력되는 신호와 플립플롭(340)의 출력 단자(YQ5)로부터 출력되는 신호이다.

에미터 커플 OR 게이트(410)는 저항 소자들(RC1,RC2), 트랜지스터들(QN1,QN2,QN3), 및 전류원(412)으로써 구성되어 있다.

저항 소자들(RC1,RC2)은 각각 전원 단자(VDD)에 한 단자가 접속되어 있다.

트랜지스터(QN1)는 저항 소자(RC1)의 다른 단자에 콜렉터 단자가 접속되어 있고 입력 단자(A)에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

트랜지스터(QN2)는 저항 소자(RC1)의 다른 단자에 콜렉터 단자가 접속되어 있고 트랜지스터(QN1)의 에미터 단자에 에미터 단자가 접속되어 있으며 입력 단자(B)에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

트랜지스터(QN3)는 저항 소자(RC2)의 다른 단자에 콜렉터 단자가 접속되어 있고 트랜지스터(QN1)의 에미터 단자에 에미터 단자가 접속되어 있으며 기준 전압 발생부(420)로부터 출력되는 기준 전압(VREF)에 의해 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

전류원(412)은 트랜지스터들(QN1,QN2,QN3)에 일정한 바이어스 전류를 공급하기 위한 것이다. 전류원(412)은 트랜지스터(QN1)의 에미터 단자와 접지 단자(GND) 사이에 접속되어 있고 바이어스 단자(BS)에 의해서 게이팅되어 있는 소정 비율의 크기를 가지는 NMOS 트랜지스터(QN4)로써 구성되어 있다. 즉, 전류원(412)은 NMOS 트랜지스터(QN4)의 크기에 따라 결정되는 일정한 바이어스 전류를 트랜지스터들(QN1,QN2,QN3)에 공급한다.

기준 전압 발생부(420)는 에미터 커플 OR 게이트(410)의 기준 전압 단자(REF)에 기준 전압(VREF)을 인가하기 위한 것이다.

기준 전압 발생부(420)는 저항 소자(RC3), 트랜지스터(QN5), 및 전류원(422)을 구비한다.

저항 소자(RC3)는 전원 단자(VDD)에 한 단자가 접속되어 있다.

트랜지스터(QN5)는 저항 소자(RC3)의 다른 단자에 콜렉터 단자가 접속되어 있고 저항 소자(RC5)의 다른 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

전류원(422)은 트랜지스터(QN5)의 에미터 단자와 접지 단자(GND) 사이에 접속되어 있으며 트랜지스터(QN5)에 일정한 바이어스 전류를 공급하기 위한 것이다. 전류원(422)은 트랜지스터(QN5)의 에미터 단자와 접지 단자(GND) 사이에 접속되어 있고 바이어스 단자(BS)에 의해서 게이팅되어 있는 소정 비율의 크기를 가지는 NMOS 트랜지스터(QN6)로써 구성되어 있다. 즉, 전류원(422)은 NMOS 트랜지스터(QN6)의 크기에 따라 결정되는 일정한 바이어스 전류를 트랜지스터(QN5)에 공급한다.

도 5는 도 3에 있어서, 플립플롭(320)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.

도 5를 참조하면, 도 3에 있어서 플립플롭(320)의 구체적인 일 실시예에 따른 회로는 마스터 플립플롭(520), 슬레이브 플립플롭(540), 및 구동부(560)를 구비한다.

마스터 플립플롭(520)은 클럭 신호 입력 단자(CB)에 입력되는 클럭 신호의 반전 신호인 반전 클럭 신호가 인에이블 되는 경우에만 입력 단자들(D1,DB1)로부터 신호들을 입력하여 이들을 클럭 신호의 반 사이클만큼 지연하여 출력한다.

마스터 플립플롭(520)은 저항 소자들(RC4,RC5), 에미터 커플들(522,524,526), 및 전류원(528)을 구비한다.

저항 소자들(RC4,RC5)은 각각, 전원 단자(VDD)에 한 단자가 접속되어 있다.

에미터 커플(522)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 저항 소자들(RC4,RC5) 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 입력 단자들(D1,DB1) 중에서 해당되는 입력 단자에 의해서 게이팅되어 있는 트랜지스터들(NQ1,NQ2)로써 구성되어 있다. 즉 트랜지스터(NQ1)는 저항 소자(RC4)의 다른 단자에 콜렉터 단자가 접속되어 있고, 입력 단자(DB1)에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다. 트랜지스터(NQ2)는 저항 소자(RC5)의 다른 단자에 콜렉터 단자가 접속되어 있고, 입력 단자(D1)에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

에미터 커플(524)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 저항 소자들(RC4,RC5) 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 에미터 커플(522)을 구성하고 있는 트랜지스터들(NQ1,NQ2)의 콜렉터 단자들 중에서 해당되는 콜렉터 단자에 의해서 게이팅되어 있는 트랜지스터들(NQ3,NQ4)로써 구성되어 있다. 즉, 트랜지스터(NQ3)는 저항 소자(RC4)의 다른 단자에 콜렉터 단자가 접속되어 있고, 에미터 커플(522)을 구성하고 있는 트랜지스터(NQ2)의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다. 트랜지스터(NQ4)는 저항 소자(RC5)의 다른 단자에 콜렉터 단자가 접속되어 있고, 에미터 커플(522)을 구성하고 있는 트랜지스터(NQ1)의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

에미터 커플(526)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 에미터 커플들(522,524) 중에서 해당되는 에미터 커플의 에미터 단자들에 접속되어 있으며 클럭 신호 입력 단자들(CK,CB)로 입력되는 클럭 신호와 상기 클럭 신호의 반전 신호인 반전 클럭 신호 중에서 해당되는 신호에 의해서 게이팅되어 있는 트랜지스터들(NQ5,NQ6)로써 구성되어 있다. 즉, 트랜지스터(NQ5)는 에미터 커플(522)의 에미터 단자들에 콜렉터 단자가 접속되어 있고, 클럭 신호 입력 단자(CB)로 입력되는 반전 클럭 신호에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다. 트랜지스터(NQ6)는 에미터 커플(524)의 에미터 단자들에 콜렉터 단자가 접속되어 있고, 클럭 신호 입력 단자(CK)로 입력되는 클럭 신호에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

전류원(528)은 에미터 커플(526)의 에미터 단자들과 접지 단자(GND) 사이에 접속되어 있으며 에미터 커플(526)에 일정한 바이어스 전류를 공급하기 위한 것이다.

전류원(528)은 에미터 커플(526)의 에미터 단자들과 접지 단자(GND) 사이에 접속되어 있으며, 바이어스 단자(BS)에 의해서 게이팅되어 있으며 소정 비율의 크기를 가지는 NMOS 트랜지스터(NM1)로써 구성되어 있다.

슬레이브 플립플롭(540)은 클럭 신호 입력 단자(CK)에 입력되는 클럭 신호가 인에이블 되는 경우에만 마스터 플립플롭(520)으로부터 출력되는 신호들을 입력하여 이들을 클럭 신호의 반 사이클만큼 지연하여 해당되는 신호들을 출력한다.

슬레이브 플립플롭(540)은 저항 소자들(RC6,RC7), 에미터 커플들(542,544,546), 및 전류원(548)을 구비한다.

저항 소자들(RC6,RC7)은 각각, 전원 단자(VDD)에 한 단자가 접속되어 있다.

에미터 커플(542)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 저항 소자들(RC6,RC7) 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 에미터 커플(522)을 구성하고 있는 트랜지스터들(NQ1,NQ2) 중에서 해당되는 트랜지스터의 콜렉터 단자에 의해서 게이팅되어 있는 트랜지스터들(NQ7,NQ8)로써 구성되어 있다. 즉 트랜지스터(NQ7)는 저항 소자(RC6)의 다른 단자에 콜렉터 단자가 접속되어 있고, 트랜지스터(NQ1)의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다. 트랜지스터(NQ8)는 저항 소자(RC7)의 다른 단자에 콜렉터 단자가 접속되어 있고, 트랜지스터(NQ2)의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

에미터 커플(544)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 저항 소자들(RC6,RC7) 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 에미터 커플(542)을 구성하고 있는 트랜지스터들(NQ7,NQ8)의 콜렉터 단자들 중에서 해당되는 콜렉터 단자에 의해서 게이팅되어 있는 트랜지스터들(NQ9,NQ10)로써 구성되어 있다. 즉, 트랜지스터(NQ9)는 저항 소자(RC6)의 다른 단자에 콜렉터 단자가 접속되어 있고, 에미터 커플(542)을 구성하고 있는 트랜지스터(NQ8)의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다. 트랜지스터(NQ10)는 저항 소자(RC7)의 다른 단자에 콜렉터 단자가 접속되어 있고, 에미터 커플(542)을 구성하고 있는 트랜지스터(NQ7)의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

에미터 커플(546)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 에미터 커플들(542,544) 중에서 해당되는 에미터 커플의 에미터 단자들에 접속되어 있으며 클럭 신호 입력 단자들(CK,CB)로 입력되는 클럭 신호와 상기 클럭 신호의 반전 신호인 반전 클럭 신호 중에서 해당되는 신호에 의해서 게이팅되어 있는 트랜지스터들(NQ11,NQ12)로써 구성되어 있다. 즉, 트랜지스터(NQ11)는 에미터 커플(542)의 에미터 단자들에 콜렉터 단자가 접속되어 있고, 클럭 신호 입력 단자(CK)로 입력되는 클럭 신호에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다. 트랜지스터(NQ12)는 에미터 커플(544)의 에미터 단자들에 콜렉터 단자가 접속되어 있고, 클럭 신호 입력 단자(CB)로 입력되는 반전 클럭 신호에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

전류원(548)은 에미터 커플(546)의 에미터 단자들과 접지 단자(GND) 사이에 접속되어 있으며 에미터 커플(546)에 일정한 바이어스 전류를 공급하기 위한 것이다.

전류원(548)은 에미터 커플(546)의 에미터 단자들과 접지 단자(GND) 사이에 접속되어 있으며, 바이어스 단자(BS)에 의해서 게이팅되어 있으며 소정 비율의 크기를 가지는 NMOS 트랜지스터(NM2)로써 구성되어 있다.

구동부(560)는 슬레이브 플립플롭(540)으로부터 출력되는 신호들을 입력하여 이들을 구동하여 출력 단자들(YQ1,NQ1,YQ2,NQ2)로 출력한다.

구동부(560)는 트랜지스터들(NQ13,NQ14), 및 전류원(562)으로써 구성되어 있다.

트랜지스터(NQ13)는 전원 단자(VDD)에 콜렉터 단자가 접속되어 있고, 저항 소자(RC7)의 다른 단자에 의해서 게이팅되어 있으며, 또한 게이트 단자에 출력 단자(YQ2)가 접속되어 있고 에미터 단자에 출력 단자(YQ1)가 접속되어 있는 NPN 바이폴라 트랜지스터이다.

트랜지스터(NQ14)는 전원 단자(VDD)에 콜렉터 단자가 접속되어 있고 저항 소자(RC6)의 다른 단자에 의해서 게이팅되어 있으며, 또한 게이트 단자에 출력 단자(NQ2)가 접속되어 있고 에미터 단자에 출력 단자(NQ1)가 접속되어 있는 NPN 바이폴라 트랜지스터이다.

전류원(562)은 트랜지스터들(NQ13,NQ14)의 에미터 단자들과 접지 단자(GND) 사이에 접속되어 있으며, 트랜지스터들(NQ13,NQ14)에 일정한 바이어스 전류를 공급하기 위한 것이다.

전류원(562)은 NMOS 트랜지스터들(NM3,NM4)로써 구성되어 있다.

NMOS 트랜지스터(NM3)는 트랜지스터(NQ13)의 에미터 단자와 접지 단자(GND) 사이에 접속되어 있고, 바이어스 단자(BS)에 의해서 게이팅되어 있으며, 소정 비율의 크기를 가진다.

NMOS 트랜지스터(NM4)는 트랜지스터(NQ14)의 에미터 단자와 접지 단자(GND) 사이에 접속되어 있고, 바이어스 단자(BS)에 의해서 게이팅되어 있으며, 소정 비율의 크기를 가진다.

도 3에 있어서 플립플롭(330)의 구체적인 일 실시예에 따른 회로는 도 5에 나타내고 있는 플립플롭(320)과 유사하게 구성할 수 있으므로 그 상세한 설명은 생략하기로 한다.

도 6은 도 3에 있어서 플립플롭(340)의 구체적인 일 실시예에 따른 회로의 회로도를 나타내고 있다.

도 6을 참조하면, 도 3에 있어서 플립플롭(340)의 구체적인 일 실시예에 따른 회로는 마스터 플립플롭(620), 슬레이브 플립플롭(640), 및 제어 및 구동부(660)를 구비한다.

마스터 플립플롭(620)은 클럭 신호 입력 단자(CB)에 입력되는 클럭 신호의 반전 신호인 반전 클럭 신호가 인에이블 되는 경우에만 플립플롭(330)의 출력 단자들(YQ3,NQ3)로부터 출력되는 신호들을 입력 단자들(D3,DB3)로 각각 입력하여 이들을 클럭 신호의 반 사이클만큼 지연하여 출력한다.

마스터 플립플롭(620)은 저항 소자들(RC8,RC9), 에미터 커플들(622,624,626), 및 전류원(628)을 구비한다.

저항 소자들(RC8,RC9)은 각각, 전원 단자(VDD)에 한 단자가 접속되어 있다.

에미터 커플(622)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 저항 소자들(RC8,RC9) 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 입력 단자들(D3,DB3) 중에서 해당되는 입력 단자에 의해서 게이팅되어 있는 트랜지스터들(NQ15,NQ16)로써 구성되어 있다. 즉 트랜지스터(NQ15)는 저항 소자(RC8)의 다른 단자에 콜렉터 단자가 접속되어 있고, 입력 단자(DB3)에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다. 트랜지스터(NQ16)는 저항 소자(RC9)의 다른 단자에 콜렉터 단자가 접속되어 있고, 입력 단자(D3)에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

에미터 커플(624)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 저항 소자들(RC8,RC9) 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 에미터 커플(622)을 구성하고 있는 트랜지스터들(NQ15,NQ16)의 콜렉터 단자들 중에서 해당되는 콜렉터 단자에 의해서 게이팅되어 있는 트랜지스터들(NQ17,NQ18)로써 구성되어 있다. 즉, 트랜지스터(NQ17)는 저항 소자(RC8)의 다른 단자에 콜렉터 단자가 접속되어 있고, 에미터 커플(622)을 구성하고 있는 트랜지스터(NQ16)의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다. 트랜지스터(NQ18)는 저항 소자(RC9)의 다른 단자에 콜렉터 단자가 접속되어 있고, 에미터 커플(622)을 구성하고 있는 트랜지스터(NQ15)의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

에미터 커플(626)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 에미터 커플들(622,624) 중에서 해당되는 에미터 커플의 에미터 단자들에 접속되어 있으며 클럭 신호 입력 단자들(CK,CB)로 입력되는 클럭 신호와 상기 클럭 신호의 반전 신호인 반전 클럭 신호 중에서 해당되는 신호에 의해서 게이팅되어 있는 트랜지스터들(NQ19,NQ20)로써 구성되어 있다. 즉, 트랜지스터(NQ19)는 에미터 커플(622)의 에미터 단자들에 콜렉터 단자가 접속되어 있고, 클럭 신호 입력 단자(CB)로 입력되는 반전 클럭 신호에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다. 트랜지스터(NQ20)는 에미터 커플(624)의 에미터 단자들에 콜렉터 단자가 접속되어 있고, 클럭 신호 입력 단자(CK)로 입력되는 클럭 신호에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

전류원(628)은 에미터 커플(626)의 에미터 단자들과 접지 단자(GND) 사이에 접속되어 있으며 에미터 커플(626)에 일정한 바이어스 전류를 공급하기 위한 것이다.

전류원(628)은 에미터 커플(626)의 에미터 단자들과 접지 단자(GND) 사이에 접속되어 있으며, 바이어스 단자(BS)에 의해서 게이팅되어 있으며 소정 비율의 크기를 가지는 NMOS 트랜지스터(NM5)로써 구성되어 있다.

슬레이브 플립플롭(640)은 클럭 신호 입력 단자(CK)에 입력되는 클럭 신호가 인에이블 되는 경우에만 마스터 플립플롭(620)으로부터 출력되는 신호들을 입력하여 이들을 클럭 신호의 반 사이클만큼 지연하여 해당되는 신호들을 출력한다.

슬레이브 플립플롭(640)은 저항 소자들(RC10,RC11), 에미터 커플들(642,644,646), 및 전류원(648)을 구비한다.

저항 소자들(RC10,RC11)은 각각, 전원 단자(VDD)에 한 단자가 접속되어 있다.

에미터 커플(642)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 저항 소자들(RC10,RC11) 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 에미터 커플(622)을 구성하고 있는 트랜지스터들(NQ15,NQ16) 중에서 해당되는 트랜지스터의 콜렉터 단자에 의해서 게이팅되어 있는 트랜지스터들(NQ21,NQ22)로써 구성되어 있다. 즉 트랜지스터(NQ21)는 저항 소자(RC10)의 다른 단자에 콜렉터 단자가 접속되어 있고, 트랜지스터(NQ15)의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다. 트랜지스터(NQ22)는 저항 소자(RC11)의 다른 단자에 콜렉터 단자가 접속되어 있고, 트랜지스터(NQ16)의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

에미터 커플(644)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 저항 소자들(RC10,RC11) 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 에미터 커플(642)을 구성하고 있는 트랜지스터들(NQ21,NQ22)의 콜렉터 단자들 중에서 해당되는 콜렉터 단자에 의해서 게이팅되어 있는 트랜지스터들(NQ23,NQ24)로써 구성되어 있다. 즉, 트랜지스터(NQ23)는 저항 소자(RC10)의 다른 단자에 콜렉터 단자가 접속되어 있고, 에미터 커플(642)을 구성하고 있는 트랜지스터(NQ22)의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다. 트랜지스터(NQ24)는 저항 소자(RC11)의 다른 단자에 콜렉터 단자가 접속되어 있고, 에미터 커플(642)을 구성하고 있는 트랜지스터(NQ21)의 콜렉터 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

에미터 커플(646)은 에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 에미터 커플들(642,644) 중에서 해당되는 에미터 커플의 에미터 단자들에 접속되어 있으며 클럭 신호 입력 단자들(CK,CB)로 입력되는 클럭 신호와 상기 클럭 신호의 반전 신호인 반전 클럭 신호 중에서 해당되는 신호에 의해서 게이팅되어 있는 트랜지스터들(NQ25,NQ26)로써 구성되어 있다. 즉, 트랜지스터(NQ25)는 에미터 커플(642)의 에미터 단자들에 콜렉터 단자가 접속되어 있고, 클럭 신호 입력 단자(CK)로 입력되는 클럭 신호에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다. 트랜지스터(NQ26)는 에미터 커플(644)의 에미터 단자들에 콜렉터 단자가 접속되어 있고, 클럭 신호 입력 단자(CB)로 입력되는 반전 클럭 신호에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

전류원(648)은 에미터 커플(646)의 에미터 단자들과 접지 단자(GND) 사이에 접속되어 있으며 에미터 커플(646)에 일정한 바이어스 전류를 공급하기 위한 것이다.

전류원(648)은 에미터 커플(646)의 에미터 단자들과 접지 단자(GND) 사이에 접속되어 있으며, 바이어스 단자(BS)에 의해서 게이팅되어 있으며 소정 비율의 크기를 가지는 NMOS 트랜지스터(NM6)로써 구성되어 있다.

제어 및 구동부(660)는 선택 단자(M)로부터 입력되는 선택 신호에 의해서 제어되어, 슬레이브 플립플롭(640)으로부터 출력되는 신호들을 입력하여 이들을 구동하여 출력 단자(YQ5)로 출력한다.

제어 및 구동부(660)는 트랜지스터들(NQ27,NQ28,NQ29), 및 전류원(662)을 구비한다.

트랜지스터(NQ27)는 전원 단자(VDD)에 콜렉터 단자가 접속되어 있고, 출력 단자(YQ5)에 에미터 단자가 접속되어 있으며, 저항 소자(RC11)의 다른 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

트랜지스터(NQ28)는 저항 소자(RC11)의 다른 단자에 콜렉터 단자가 접속되어 있고, 에미터 커플(644)의 에미터 단자들에 에미터 단자가 접속되어 있으며, 선택 단자(M)에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

트랜지스터(NQ29)는 저항 소자(RC11)의 다른 단자에 콜렉터 단자가 접속되어 있고, 에미터 커플(642)의 에미터 단자들에 에미터 단자가 접속되어 있으며, 선택 단자(M)에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터이다.

전류원(662)은 출력 단자(YQ5)와 접지 단자(GND) 사이에 접속되어 있으며, 트랜지스터(NQ27)에 일정한 바이어스 전류를 공급하기 위한 것으로써 소정 비율의 크기를 가지는 NMOS 트랜지스터(NM7)로써 구성되어 있다.

도 3 내지 도 6에서 알 수 있는 바와 같이, 본 발명의 실시예에 따른 4/5 분주기는 플립플롭(330)의 출력 단자(YQ4)로부터 출력되는 신호와 플립플롭(340)의 출력 단자(YQ5)로부터 출력되는 신호가 OR 게이트(310)를 통해서 플립플롭(320)의 입력 단자들(D1,DB1)로 입력되어 진다. OR 게이트(310)는 간단한 에미터 커플 로직 회로로 이루어져 있다(도 4 참조). 도 4에서 보여주는 간단한 에미터 커플 로직 회로는 지연이 적게 일어나는 회로이다. 따라서 플립플롭(340)으로부터 OR 게이트(310)까지의 상호 연결(Interconnection)이 길어서 이에 따른 기생 커패시턴스가 커지더라도 OR 게이트(310)에서의 지연은 크지 않다. 또한, 본 발명에서는 OR 게이트(310)의 저항 소자(R3)와 트랜지스터(Q5)에 의해서 기준 전압(VREF)을 설정한다. OR 게이트(310)의 입력 단자들(A,B)에는 플립플롭(340)의 출력 단자(YQ5)로부터 출력되는 신호가 입력되는 데 이 때 입력되는 신호의 레벨(Level)은 도 6에서 알 수 있는 바와 같이 VDD-V(R11)-Vbee가 된다. 여기서 V(R11)는 저항 소자(R11)의 양단에 걸리는 전압을 나타낸다. 따라서 OR 게이트(310)에서 저항 소자(R3)와 트랜지스터(Q5)를 사용하여 상기 레벨에 맞추어 기준 전압(VREF)을 설정한다. 그리고 플립플롭들(320,330,340), 및 OR 게이트(310)의 전류원들의 바이어스 전류들은 바이어스 단자(BS)를 통하여 밴드갭(Bandgap) 기준에 연결되고 각 부분의 바이어스를 위하여 NMOS 트랜지스터의 크기 비율(w/l ratio)에 의해서 설정이 된다.

본 발명에 의하면, 제 1 내지 제 3 플립플롭, 및 OR 게이트로 구성되어 있는 4/5 분주기에 있어서, 제 2 내지 제 3 플립플롭으로부터 출력되는 신호들이 지연이 작은 에미터 커플 로직 회로로 이루어져 있는 OR 게이트를 통하여 제 1 플립플롭의 입력 단자로 입력되므로, 기생 커패시턴스에 의한 지연의 영향이 감소되는 효과를 가진다.

도 1은 종래의 4/5 분주기의 블록도이다.

도 2는 도 1에 있어서 플립플롭(110)의 상세한 회로도이다.

도 3은 본 발명의 실시예에 따른 4/5 분주기의 블록도이다.

도 4는 도 3에 있어서, OR 게이트의 구체적인 일 실시예에 따른 회로의 회로도이다.

도 5는 도 3에 있어서, 플립플롭(320)의 체적인 일 실시예에 따른 회로의 회로도이다.

도 6은 도 3에 있어서, 플립플롭(340)의 체적인 일 실시예에 따른 회로의 회로도이다.

* 도면의 부호에 대한 자세한 설명

VDD: 전원 단자, GND: 접지 단자,

REF: 기준 단자, BS,BS1 내지 BS3: 바이어스 신호 단자들,

CB,CK: 클럭 신호들, YQ1 내지 YQ5,NQ1 내지 NQ5: 출력 단자들.

Claims

4/5 분주기에 있어서,

제 1 내지 제 2 입력 단자들, 제 1 내지 제 4 출력 단자들, 바이어스 전압 단자, 및 클럭 신호 입력 단자를 구비하고, 상기 제 1 내지 제 2 입력 단자들로부터 입력되는 제 1 내지 제 2 입력 신호들을 상기 클럭 신호 입력 단자에 입력되는 클럭 신호의 한 사이클만큼 지연시켜 상기 제 1 내지 제 4 출력 단자들로 출력하는 제 1 플립플롭;

제 1 내지 제 2 입력 단자들, 제 1 내지 제 3 출력 단자들, 바이어스 전압 단자, 및 클럭 신호 입력 단자를 구비하고, 상기 제 1 플립플롭의 제 1 내지 제 2 출력 단자들로부터 출력되는 신호들을 상기 제 1 내지 제 2 입력 단자들로 입력하여 이들을 상기 클럭 신호 입력 단자에 입력되는 클럭 신호의 한 사이클만큼 지연시켜 상기 제 1 내지 제 3 출력 단자들로 출력하는 제 2 플립플롭;

제 1 내지 제 2 입력 단자들, 출력 단자, 바이어스 전압 단자, 선택 단자, 및 클럭 신호 입력 단자를 구비하고, 상기 선택 단자로부터 입력되는 선택 신호에 의해서 제어되어, 상기 제 2 플립플롭의 제 1 내지 제 2 출력 단자들로부터 출력되는 신호들을 상기 제 1 내지 제 2 입력 단자들로 입력하여 이들을 상기 클럭 신호 입력 단자에 입력되는 클럭 신호의 한 사이클만큼 지연시켜 상기 출력 단자로 출력하는 제 3 플립플롭; 및,

상기 제 2 플립플롭의 제 3 출력 단자로부터 출력되는 신호와 상기 제 3 플립플롭의 출력 단자로부터 출력되는 신호를 입력하여 이들을 논리합 하여 이를 상기 제 1 입력 신호로써 출력하고 상기 제 1 입력 신호의 반전 신호를 상기 제 2 입력 신호로써 출력하는 OR 게이트를 구비하고,

상기 4/5 분주기의 출력이 상기 제 1 플립플롭의 제 3 내지 제 4 출력 단자들에 의해서 이루어지는 것을 특징으로 하는 4/5 분주기.
제1항에 있어서, 상기 OR 게이트는

제 1 내지 제 2 입력 단자, 기준 전압 단자, 및 제 1 내지 제 2 출력 단자를 구비하고 상기 제 1 내지 제 2 입력 단자로부터 입력되는 신호들을 입력하여 이들을 논리합 하여 이를 제 1 출력 단자로 출력하고 상기 제 1 출력 단자로부터 출력되는 신호의 반전 신호를 상기 제 2 출력 단자로 출력하는 에미터 커플 OR 게이트; 및,

상기 에미터 커플 OR 게이트의 기준 전압 단자에 기준 전압을 인가하기 위한 기준 전압 발생부를 구비하는 것을 특징으로 하는 4/5 분주기.
제2항에 있어서, 상기 에미터 커플 OR 게이트는

각각 전원 단자에 한 단자가 접속되어 있는 제 1 내지 제 2 저항 소자들;

상기 제 1 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고 상기 제 1 입력 단자에 의해서 게이팅되어 있는 제 1 NPN 바이폴라 트랜지스터;

상기 제 1 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고 상기 제 1 NPN 바이폴라 트랜지스터의 에미터 단자에 에미터 단자가 접속되어 있으며 상기 제 2 입력 단자에 의해서 게이팅되어 있는 제 2 NPN 바이폴라 트랜지스터;

상기 제 2 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고 상기 제 1 NPN 바이폴라 트랜지스터의 에미터 단자에 에미터 단자가 접속되어 있으며 상기 기준 전압 발생부로부터 출력되는 상기 기준 전압에 의해 게이팅되어 있는 제 3 NPN 바이폴라 트랜지스터; 및

상기 제 1 NPN 바이폴라 트랜지스터의 에미터 단자와 접지 단자 사이에 접속되어 있고 상기 제 1 내지 제 3 NPN 바이폴라 트랜지스터들에 일정한 바이어스 전류를 공급하기 위한 전류원을 구비하는 것을 특징으로 하는 4/5 분주기.
제3항에 있어서, 상기 전류원은 상기 제 1 NPN 바이폴라 트랜지스터의 에미터 단자와 접지 단자 사이에 접속되어 있고 상기 바이어스 전압 단자로부터 입력되는 바이어스 전압에 의해서 게이팅되어 있는 NMOS 트랜지스터로써 구성되어 있는 것을 특징으로 하는 4/5 분주기.
제4항에 있어서, 상기 전류원은 상기 NMOS 트랜지스터의 크기에 따라 결정되는 일정한 바이어스 전류를 상기 제 1 내지 제 3 NPN 바이폴라 트랜지스터들에 공급하는 것을 특징으로 하는 4/5 분주기.
제2항에 있어서, 상기 기준 전압 발생부는

상기 전원 단자에 한 단자가 접속되어 있는 저항 소자;

상기 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고 상기 저항 소자의 다른 단자에 의해서 게이팅되어 있는 NPN 바이폴라 트랜지스터; 및

상기 NPN 바이폴라 트랜지스터의 에미터 단자와 상기 접지 단자 사이에 접속되어 있으며 상기 NPN 바이폴라 트랜지스터에 일정한 바이어스 전류를 공급하는 전류원을 구비하는 것을 특징으로 하는 4/5 분주기.
제6항에 있어서, 상기 전류원은 상기 NPN 바이폴라 트랜지스터의 에미터 단자와 접지 단자 사이에 접속되어 있고 상기 바이어스 전압 단자로부터 입력되는 바이어스 전압에 의해서 게이팅되어 있는 NMOS 트랜지스터로써 구성되어 있는 것을 특징으로 하는 4/5 분주기.
제7항에 있어서, 상기 전류원은 상기 NMOS 트랜지스터의 크기에 따라 결정되는 일정한 바이어스 전류를 상기 NPN 바이폴라 트랜지스터에 공급하는 것을 특징으로 하는 4/5 분주기.
제1항에 있어서, 상기 제 1 플립플롭은

상기 클럭 신호 입력 단자에 입력되는 클럭 신호의 반전 신호인 반전 클럭 신호가 인에이블 되는 경우에만 상기 제 1 내지 제 2 입력 단자들로부터 신호들을 입력하여 이들을 상기 클럭 신호의 반 사이클만큼 지연하여 출력하는 마스터 플립플롭;

상기 클럭 신호 입력 단자에 입력되는 클럭 신호가 인에이블 되는 경우에만 상기 마스터 플립플롭으로부터 출력되는 신호들을 입력하여 이들을 상기 클럭 신호의 반 사이클만큼 지연하여 해당되는 신호들을 출력하는 슬레이브 플립플롭; 및

상기 슬레이브 플립플롭으로부터 출력되는 신호들을 입력하여 이들을 구동하여 상기 제 1 내지 제 4 출력 단자들로 출력하는 구동부를 구비하는 것을 특징으로 하는 4/5 분주기.
제9항에 있어서, 상기 마스터 플립플롭은

각각, 전원 단자에 한 단자가 접속되어 있는 제 1 내지 제 2 저항 소자들;

에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 상기 제 1 내지 제 2 저항 소자들 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 상기 제 1 내지 제 2 입력 단자들 중에서 해당되는 입력 단자에 의해서 게이팅되어 있는 트랜지스터 쌍으로써 구성되어 있는 제 1 에미터 커플;

에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 상기 제 1 내지 제 2 저항 소자들 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 상기 제 1 에미터 커플을 구성하고 있는 트랜지스터 쌍의 콜렉터 단자들 중에서 해당되는 콜렉터 단자에 의해서 게이팅되어 있는 트랜지스터 쌍으로써 구성되어 있는 제 2 에미터 커플;

에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 상기 제 1 내지 제 2 에미터 커플들 중에서 해당되는 에미터 커플의 에미터 단자들에 접속되어 있으며 상기 클럭 신호 입력 단자로 입력되는 클럭 신호와 상기 클럭 신호의 반전 신호인 반전 클럭 신호 중에서 해당되는 신호에 의해서 게이팅되어 있는 트랜지스터 쌍으로써 구성되어 있는 제 3 에미터 커플; 및

상기 제 3 에미터 커플의 에미터 단자들과 접지 단자 사이에 접속되어 있으며 상기 제 3 에미터 커플에 일정한 바이어스 전류를 공급하기 위한 제 1 전류원을 구비하는 것을 특징으로 하는 4/5 분주기.
제10항에 있어서, 상기 제 1 에미터 커플은

상기 제 1 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고, 상기 제 1 입력 단자에 의해서 게이팅되어 있는 제 1 NPN 바이폴라 트랜지스터; 및

상기 제 2 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고, 상기 제 2 입력 단자에 의해서 게이팅되어 있는 제 2 NPN 바이폴라 트랜지스터로써 구성되어 있는 것을 특징으로 하는 4/5 분주기.
제11항에 있어서, 상기 제 2 에미터 커플은

상기 제 1 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고, 상기 제 1 에미터 커플을 구성하고 있는 제 2 NPN 바이폴라 트랜지스터의 콜렉터 단자에 의해서 게이팅되어 있는 제 3 NPN 바이폴라 트랜지스터; 및

상기 제 2 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고, 상기 제 1 에미터 커플을 구성하고 있는 제 1 NPN 바이폴라 트랜지스터의 콜렉터 단자에 의해서 게이팅되어 있는 제 4 NPN 바이폴라 트랜지스터로써 구성되어 있는 것을 특징으로 하는 4/5 분주기.
제12항에 있어서, 상기 제 3 에미터 커플은

상기 제 1 에미터 커플의 에미터 단자들에 콜렉터 단자가 접속되어 있고, 상기 반전 클럭 신호에 의해서 게이팅되어 있는 제 5 NPN 바이폴라 트랜지스터; 및

상기 제 2 에미터 커플의 에미터 단자들에 콜렉터 단자가 접속되어 있고, 상기 클럭 신호에 의해서 게이팅되어 있는 제 6 NPN 바이폴라 트랜지스터로써 구성되어 있는 것을 특징으로 하는 4/5 분주기.
제13항에 있어서, 상기 제 1 전류원은 상기 제 3 에미터 커플의 에미터 단자들과 상기 접지 단자 사이에 접속되어 있으며, 상기 바이어스 신호에 의해서 게이팅되어 있으며 소정 비율의 크기를 가지는 제 1 NMOS 트랜지스터로써 구성되어 있는 것을 특징으로 하는 4/5 분주기.
제14항에 있어서, 상기 슬레이브 플립플롭은

각각, 전원 단자에 한 단자가 접속되어 있는 제 3 내지 제 4 저항 소자들;

에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 상기 제 3 내지 제 4 저항 소자들 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 상기 제 1 에미터 커플을 구성하고 있는 트랜지스터 쌍의 콜렉터 단자들 중에서 해당되는 콜렉터 단자에 의해서 게이팅되어 있는 트랜지스터 쌍으로써 구성되어 있는 제 4 에미터 커플;

에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 상기 제 3 내지 제 4 저항 소자들 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며, 상기 제 4 에미터 커플을 구성하고 있는 트랜지스터 쌍의 콜렉터 단자들 중에서 해당되는 콜렉터 단자에 의해서 게이팅되어 있는 트랜지스터 쌍으로써 구성되어 있는 제 5 에미터 커플;

에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 상기 제 4 내지 제 5 에미터 커플들 중에서 해당되는 에미터 커플의 에미터 단자들에 접속되어 있으며, 상기 클럭 신호 입력 단자로 입력되는 클럭 신호와 상기 클럭 신호의 반전 신호인 반전 클럭 신호 중에서 해당되는 신호에 의해서 게이팅되어 있는 트랜지스터 쌍으로써 구성되어 있는 제 6 에미터 커플; 및

상기 제 6 에미터 커플의 에미터 단자들과 접지 단자 사이에 접속되어 있으며 상기 제 6 에미터 커플에 일정한 바이어스 전류를 공급하기 위한 제 2 전류원을 구비하는 것을 특징으로 하는 4/5 분주기.
제15항에 있어서, 상기 제 4 에미터 커플은

상기 제 3 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고, 상기 제 1 에미터 커플을 구성하고 있는 제 1 NPN 바이폴라 트랜지스터의 콜렉터 단자에 의해서 게이팅되어 있는 제 7 NPN 바이폴라 트랜지스터; 및

상기 제 4 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고, 상기 제 1 에미터 커플을 구성하고 있는 제 2 NPN 바이폴라 트랜지스터의 콜렉터 단자에 의해서 게이팅되어 있는 제 8 NPN 바이폴라 트랜지스터로써 구성되어 있는 것을 특징으로 하는 4/5 분주기.
제16항에 있어서, 상기 제 5 에미터 커플은

상기 제 3 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고, 상기 제 4 에미터 커플을 구성하고 있는 제 7 NPN 바이폴라 트랜지스터의 콜렉터 단자에 의해서 게이팅되어 있는 제 9 NPN 바이폴라 트랜지스터; 및

상기 제 4 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고, 상기 제 4 에미터 커플을 구성하고 있는 제 8 NPN 바이폴라 트랜지스터의 콜렉터 단자에 의해서 게이팅되어 있는 제 10 NPN 바이폴라 트랜지스터로써 구성되어 있는 것을 특징으로 하는 4/5 분주기.
제17항에 있어서, 상기 제 6 에미터 커플은

상기 제 4 에미터 커플의 에미터 단자들에 콜렉터 단자가 접속되어 있고, 상기 클럭 신호에 의해서 게이팅되어 있는 제 11 NPN 바이폴라 트랜지스터; 및

상기 제 5 에미터 커플의 에미터 단자들에 콜렉터 단자가 접속되어 있고, 상기 반전 클럭 신호에 의해서 게이팅되어 있는 제 12 NPN 바이폴라 트랜지스터로써 구성되어 있는 것을 특징으로 하는 4/5 분주기.
제18항에 있어서, 상기 제 2 전류원은 상기 제 6 에미터 커플의 에미터 단자들과 상기 접지 단자 사이에 접속되어 있으며, 상기 바이어스 신호에 의해서 게이팅되어 있으며 소정 비율의 크기를 가지는 제 2 NMOS 트랜지스터로써 구성되어 있는 것을 특징으로 하는 4/5 분주기.
제19항에 있어서, 상기 구동부는

상기 전원 단자에 콜렉터 단자가 접속되어 있고, 상기 제 4 저항 소자의 다른 단자에 의해서 게이팅되어 있으며, 또한 게이트 단자에 상기 제 1 출력 단자가 접속되어 있고 에미터 단자에 상기 제 3 출력 단자가 접속되어 있는 제 13 NPN 바이폴라 트랜지스터;

상기 전원 단자에 콜렉터 단자가 접속되어 있고 상기 제 3 저항 소자의 다른 단자에 의해서 게이팅되며, 또한 게이트 단자에 상기 제 2 출력 단자가 접속되어 있고 에미터 단자에 상기 제 4 출력 단자가 접속되어 있는 제 14 NPN 바이폴라 트랜지스터; 및

상기 제 13 내지 제 14 NPN 트랜지스터의 에미터 단자들과 상기 접지 단자 사이에 접속되어 있으며, 상기 제 13 내지 제 14 NPN 트랜지스터에 일정한 바이어스 전류를 공급하기 위한 제 3 전류원을 구비하는 것을 특징으로 하는 4/5 분주기.
제20항에 있어서, 상기 제 3 전류원은

상기 제 13 NPN 바이폴라 트랜지스터의 에미터 단자와 상기 접지 단자 사이에 접속되어 있고, 상기 바이어스 신호에 의해서 게이팅되어 있으며, 소정 비율의 크기를 가지는 제 3 NMOS 트랜지스터; 및

상기 제 14 NPN 바이폴라 트랜지스터의 에미터 단자와 상기 접지 단자 사이에 접속되어 있고, 상기 바이어스 신호에 의해서 게이팅되어 있으며, 소정 비율의 크기를 가지는 제 4 NMOS 트랜지스터로써 구성되어 있는 것을 특징으로 하는 4/5 분주기.
제21항에 있어서, 상기 제 2 플립플롭은

상기 클럭 신호 입력 단자에 입력되는 클럭 신호의 반전 신호인 반전 클럭 신호가 인에이블 되는 경우에만 상기 제 1 플립플롭의 제 1 내지 제 2 출력 단자들로부터 출력되는 신호들을 상기 제 1 내지 제 2 입력 단자들로 입력하여 이들을 상기 클럭 신호의 반 사이클만큼 지연하여 출력하는 마스터 플립플롭;

상기 클럭 신호 입력 단자에 입력되는 클럭 신호가 인에이블 되는 경우에만 상기 마스터 플립플롭으로부터 출력되는 신호들을 입력하여 이들을 상기 클럭 신호의 반 사이클만큼 지연하여 해당되는 신호들을 출력하는 슬레이브 플립플롭; 및

상기 슬레이브 플립플롭으로부터 출력되는 신호들을 입력하여 이들을 구동하여 상기 제 1 내지 제 3 출력 단자들로 출력하는 구동부를 구비하는 것을 특징으로 하는 4/5 분주기.
제1항에 있어서, 상기 제 3 플립플롭은

상기 클럭 신호 입력 단자에 입력되는 클럭 신호의 반전 신호인 반전 클럭 신호가 인에이블 되는 경우에만 상기 제 2 플립플롭의 제 1 내지 제 2 출력 단자들로부터 출력되는 신호들을 상기 제 1 내지 제 2 입력 단자들로 입력하여 이들을 상기 클럭 신호의 반 사이클만큼 지연하여 출력하는 마스터 플립플롭;

상기 클럭 신호 입력 단자에 입력되는 클럭 신호가 인에이블 되는 경우에만 상기 마스터 플립플롭으로부터 출력되는 신호들을 입력하여 이들을 상기 클럭 신호의 반 사이클만큼 지연하여 해당되는 신호들을 출력하는 슬레이브 플립플롭; 및

상기 선택 단자로부터 입력되는 선택 신호에 의해서 제어되어, 상기 슬레이브 플립플롭으로부터 출력되는 신호들을 입력하여 이들을 구동하여 상기 출력 단자로 출력하는 제어 및 구동부를 구비하는 것을 특징으로 하는 4/5 분주기.
제23항에 있어서, 상기 마스터 플립플롭은

각각, 전원 단자에 한 단자가 접속되어 있는 제 5 내지 제 6 저항 소자들;

에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 상기 제 5 내지 제 6 저항 소자들 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 상기 제 1 내지 제 2 입력 단자들 중에서 해당되는 입력 단자에 의해서 게이팅되어 있는 트랜지스터 쌍으로써 구성되어 있는 제 7 에미터 커플;

에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 상기 제 5 내지 제 6 저항 소자들 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 상기 제 7 에미터 커플을 구성하고 있는 트랜지스터 쌍의 콜렉터 단자들 중에서 해당되는 콜렉터 단자에 의해서 게이팅되어 있는 트랜지스터 쌍으로써 구성되어 있는 제 8 에미터 커플;

에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 상기 제 7 내지 제 8 에미터 커플들 중에서 해당되는 에미터 커플의 에미터 단자들에 접속되어 있으며 상기 클럭 신호 입력 단자로 입력되는 클럭 신호와 상기 클럭 신호의 반전 신호인 반전 클럭 신호 중에서 해당되는 신호에 의해서 게이팅되어 있는 트랜지스터 쌍으로써 구성되어 있는 제 9 에미터 커플; 및

상기 제 9 에미터 커플의 에미터 단자들과 접지 단자 사이에 접속되어 있으며 상기 제 9 에미터 커플에 일정한 바이어스 전류를 공급하기 위한 제 4 전류원을 구비하는 것을 특징으로 하는 4/5 분주기.
제24항에 있어서, 상기 슬레이브 플립플롭은

각각, 전원 단자에 한 단자가 접속되어 있는 제 7 내지 제 8 저항 소자들;

에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 상기 제 7 내지 제 8 저항 소자들 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며 상기 제 7 에미터 커플을 구성하고 있는 트랜지스터 쌍의 콜렉터 단자들 중에서 해당되는 콜렉터 단자에 의해서 게이팅되어 있는 트랜지스터 쌍으로써 구성되어 있는 제 10 에미터 커플;

에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 상기 제 7 내지 제 8 저항 소자들 중에서 해당되는 저항 소자의 다른 단자에 접속되어 있으며, 상기 제 10 에미터 커플을 구성하고 있는 트랜지스터 쌍의 콜렉터 단자들 중에서 해당되는 콜렉터 단자에 의해서 게이팅되어 있는 트랜지스터 쌍으로써 구성되어 있는 제 11 에미터 커플;

에미터 단자들이 서로 접속되어 있고, 각각 콜렉터 단자가 상기 제 10 내지 제 11 에미터 커플들 중에서 해당되는 에미터 커플의 에미터 단자들에 접속되어 있으며, 상기 클럭 신호 입력 단자로 입력되는 클럭 신호와 상기 클럭 신호의 반전 신호인 반전 클럭 신호 중에서 해당되는 신호에 의해서 게이팅되어 있는 트랜지스터 쌍으로써 구성되어 있는 제 12 에미터 커플; 및

상기 제 12 에미터 커플의 에미터 단자들과 접지 단자 사이에 접속되어 있으며 상기 제 12 에미터 커플에 일정한 바이어스 전류를 공급하기 위한 제 5 전류원을 구비하는 것을 특징으로 하는 4/5 분주기.
제25항에 있어서, 상기 제어 및 구동부는

상기 전원 전압 단자에 콜렉터 단자가 접속되어 있고, 상기 출력 단자에 에미터 단자가 접속되어 있으며, 상기 제 8 저항 소자의 다른 단자에 의해서 게이팅되어 있는 제 15 NPN 바이폴라 트랜지스터;

상기 제 8 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고, 상기 제 10 에미터 커플의 에미터 단자들에 에미터 단자가 접속되어 있으며, 상기 선택 단자에 의해서 게이팅되어 있는 제 16 NPN 바이폴라 트랜지스터;

상기 제 8 저항 소자의 다른 단자에 콜렉터 단자가 접속되어 있고, 상기 제 11 에미터 커플의 에미터 단자들에 에미터 단자가 접속되어 있으며, 상기 선택 단자에 의해서 게이팅되어 있는 제 17 NPN 바이폴라 트랜지스터; 및

상기 출력 단자와 상기 접지 단자 사이에 접속되어 있으며, 상기 15 NPN 바이폴라 트랜지스터에 일정한 바이어스 전류를 공급하기 위한 소정 비율의 크기를 가지는 NMOS 트랜지스터로써 구성되어 있는 제 5 전류원을 구비하는 것을 특징으로 하는 4/5 분주기.