JPS6348014A - プリスケ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプリスケーラに関し、特に２モジユラスプリス
ケーラに関する。

〔従来の技術〕

従来、２モジユラスプリスケーラとして、第３図に示す
構成のものが提案されている。このプリスケーラは、第
１乃至第３のマスターフリップフロップ１１〜１３と、
第１乃至第３のスレイブフリップフロップ１４〜１６を
リング状にカスケード接続し、第２．第３のスレイブフ
リップフロップ１５．１６の帰還ループと分周比切替端
子１９の回路にノアゲート１７及びオアゲート１８を２
段に介装した構成となっている。

また、他の２モジユラスプリスケーラとしては、第４図
に示すように、第１及び第２の各マスターフリップフロ
ップ２１．１２の入力端子にオアゲート２１．２２を介
装し、オアゲート２１には分周比切替端子１９と第３の
スレイブフリップフロップ１６の正相出力を入力させ、
オアゲート２２には第１のスレイブフリップフロップ１
４の逆相出力と第３のスレイブフリップフロップ１６の
逆相出力を入力させるように構成している。

なお、第３図及び第４図において、２０は入力信号端子
である。

〔発明が解決しようとする問題点〕

上述した従来の２モジユラスプリスケーラの中、第３図
のものは帰還ループにター！−１７，１８を２段に介装
しているため、プリスケーラの最高動作周波数がこの帰
還ループの伝搬遅延時間によって制約されるという問題
がある。また、第２のスレイブフリップフロップ１５か
ら出力を取り出す際に、このフリップフロップの負荷が
重くなるという問題もある。

また、第４図のプリスケーラは、帰還ループのゲート数
は１段であり最高動作周波数の向上には有効であるが、
第１のマスター、スレイブの各フリップフロップ１１．
１４が分周比切替端子１９によってリセットされる構成
であるために、第２のスレイブフリップフロップ１２の
出力をプリスケーラ出力にすることができず、また第３
のスレイブフリップフロップ１６から出力を取り出す際
にこのフリップフロップの負荷が重くなるという問題が
ある。

〔問題点を解決するための手段〕

本発明のプリスケーラは、最高動作周波数の向上ととも
にいずれのスレイブフリップフロップからも出力を取る
ことを可能とし、しかも負荷の軽減を図るものである。

本発明のプリスケーラは、リング状に接続した第１乃至
第３のマスターフリップフロップ及び第１乃至第３のス
レイブフリップフロップの第１のマスタフリップフロッ
プの入力端子には、分周比切替端子からの信号と第３の
スレイブフリップフロップの正相出力信号とを入力とす
る第１の２入力オアゲートを接続し、第１のスレイブフ
リップフロツブの入力端子には、第１のマスターフリッ
プフロップの逆相出力信号と第３のマスターフリップフ
ロップの逆相出力信号とを入力とする第２の２入力オア
ゲートを接続した構成としている。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例回路図であり、ここでは４分
周と５分周の２モジユラスプリスケーラに適用した例を
示している。

図において、第１乃至第３のマスターフリップフロップ
１〜３と第１乃至第３のスレイブフリップフロップ４〜
６を交互に配置してこれらをリング状に接続している。

そして、第１のマスターフリップフロップ１の入力端子
には、第３のスレイブフリップフロップ６の正相出力と
分周比切替端子９を２入力とする第１の２入力オアター
ト７を接続している。また、第１のスレイブフリップフ
ロップ４０入力端子には、第１のマスターフリップフロ
ップ１の逆相出力と第３のマスターフリップフロップ３
の逆相出力を２入力とする第２の２入力オアゲート８を
接続している。

なお、前記マスターフリップフロップ１〜３及びスレイ
ブフリップフロップ４〜６において、Ｃ５Ｃはホールド
／ラッチ端子であり、入力信号端子１０がハイレベルの
とき３つのマスターフリップフロップ１〜３はホールド
状態、３つのスレイブフリップフロップ４〜６はラッチ
状態となる。また、入力信号端子１０がローレベルのと
きはこれと逆の状態となる。

この構成のプリスケーラのタイムチャートを第２図に示
す。図において、Ｑ、は第１のマスターフリップフロッ
プ１の逆相出力、Ｑａ　、Ｑｓは夫々第１．第２のスレ
イブフリップフロップ４．５の正相出力、Ｃｈ、Ｃｈは
第３の夫々マスターフリップフロップ３の正相出力及び
逆相出力、Ｑｂは第３のスレイブフリップフロップ６の
正相出力を表している。また、図中の矢印は論理演算の
流れを表している。

これから判るように、分周比切替端子９がローレベルの
ときには、第１乃至第３のスレイブフリップフロップ４
〜６のいずれからも５分周出力を取り出すことができ、
また分周比切替端子９がハイレベルのときには４分周出
力を取り出すことができる。

そして、この分周動作においては、第１及び第３のマス
ターフリップフロップ３，５の逆相出力をいずれも第２
オアゲート８を介して第１スレイブフリツプフロツプ４
に入力させているため、りイムチャートの論理演算の流
れの矢印から判るように、Ｑｌ及びＱ３から第２オアゲ
ート８への信号の流れが同期されることになる。これに
より、遅延時間の縮小を図り、最高周波数の向上を達成
できる。

〔発明の効果〕

以上説明したように本発明は、第１のマスタフリップフ
ロップの入力端子には、分周比切替端子からの信号と第
３のスレイブフリップフロップの正相出力信号とを入力
とする第１の２入力オアゲートを接続し、第１のスレイ
ブフリップフロップの入力端子には、第１のマスターフ
リップフロップの逆相出力信号と第３のマスターフリッ
プフロップの逆相出力信号とを入力とする第２の２入力
オアゲートを接続した構成としているので、帰還ループ
の論理ゲート段数を１段にして遅延時間を縮小し最高周
波数の向上を図るとともに、スレイブフリップフロップ
のいずれからも分周出力を取り出すことができ、しかも
出力を取り出すフリップフロップの負荷を軽減すること
ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図はそのタイ
ムチャート図、第３図は従来の一例の回路図、第４図は
従来の他の例の回路図である。 １〜３・・・第１乃至第３のマスターフリップフロップ
、４〜６・・・第１乃至第３のスレイブフリップフロッ
プ、７・・・第１のオアゲート、８・・・第２のオアゲ
ート、９・・・分周比切替端子、１０・・・入力信号端
子、１１〜１３・・・第１乃至第３のマスターフリップ
フロップ、１４〜１６・・・第１乃至第３のスレイブフ
リップフロツブ、１７・・・ノアゲート、１８・・・オ
アゲート、１９・・・分周比切替端子、２０・・・入力
信号端子、２１．２２・・・オアゲート。 ｉ、・７ 代理人　弁理士　　鈴　木　章　夫゛し。 ’＋１’、ニー゛

Claims (1)

【特許請求の範囲】
1. （１）リング状に接続した第１乃至第３のマスターフリ
   ップフロップ及び第１乃至第３のスレイブフリップフロ
   ップを有し、前記第１のマスタフリップフロップの入力
   端子には、分周比切替端子からの信号と第３のスレイブ
   フリップフロップの正相出力信号とを入力とする第１の
   ２入力オアゲートを接続し、第１のスレイブフリップフ
   ロップの入力端子には、第１のマスターフリップフロッ
   プの逆相出力信号と第３のマスターフリップフロップの
   逆相出力信号とを入力とする第２の２入力オアゲートを
   接続したことを特徴とするプリスケーラ。