JPH11112296A - 両エッジｄフリップフロップ回路 - Google Patents
両エッジｄフリップフロップ回路Info
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- JPH11112296A JPH11112296A JP9281279A JP28127997A JPH11112296A JP H11112296 A JPH11112296 A JP H11112296A JP 9281279 A JP9281279 A JP 9281279A JP 28127997 A JP28127997 A JP 28127997A JP H11112296 A JPH11112296 A JP H11112296A
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- Japan
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- flip
- clock signal
- flop
- data
- xor
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Abstract
(57)【要約】
【課題】従来の両エッジＤフリップフロップ回路ではク
ロック信号の論理をセレクタの制御信号とするものであ
るためにＤフリップフロップ出力とセレクタの切替タイ
ミングに差がある場合には、そこで不要なヒゲが出力さ
れてしまうという問題があった。本発明は従来の両エッ
ジＤフリップフロップにおいて発生した不要なヒゲを除
去することを目的とするものである。 【解決手段】上記課題を解決するために本発明において
は、クロック信号の立ち上がりエッジでデータを保持す
るＤフリップフロップの出力とデータ入力との排他的論
理和出力をクロック信号の立ち下がりエッジでデータを
保持するＤフリップフロップの入力データとし、クロッ
ク信号の立ち下がりエッジでデータを保持するＤフリッ
プフロップの出力とデータ入力との排他的論理和出力を
クロック信号の立ち上がりエッジでデータを保持するＤ
フリップフロップの入力データとし、両Ｄフリップフロ
ップの排他的論理和出力をデータ出力とする回路構成と
する。
ロック信号の論理をセレクタの制御信号とするものであ
るためにＤフリップフロップ出力とセレクタの切替タイ
ミングに差がある場合には、そこで不要なヒゲが出力さ
れてしまうという問題があった。本発明は従来の両エッ
ジＤフリップフロップにおいて発生した不要なヒゲを除
去することを目的とするものである。 【解決手段】上記課題を解決するために本発明において
は、クロック信号の立ち上がりエッジでデータを保持す
るＤフリップフロップの出力とデータ入力との排他的論
理和出力をクロック信号の立ち下がりエッジでデータを
保持するＤフリップフロップの入力データとし、クロッ
ク信号の立ち下がりエッジでデータを保持するＤフリッ
プフロップの出力とデータ入力との排他的論理和出力を
クロック信号の立ち上がりエッジでデータを保持するＤ
フリップフロップの入力データとし、両Ｄフリップフロ
ップの排他的論理和出力をデータ出力とする回路構成と
する。
Description
【０００１】
【発明の属する技術分野】本発明はＤフリップフロップ
回路に関し、特にクロック信号の立ち上がりエッジと立
ち下がりエッジの両エッジのタイミングの入力データを
保持出力する両エッジＤフリップフロップ回路に関す
る。
回路に関し、特にクロック信号の立ち上がりエッジと立
ち下がりエッジの両エッジのタイミングの入力データを
保持出力する両エッジＤフリップフロップ回路に関す
る。
【０００２】
【従来の技術】Ｄフリップフロップはクロック信号が加
わるときにＤ入力の値が出力に現れるという特性をもつ
フリップフロップであり、クロック信号の立ち上がりエ
ッジでデータを保持するタイプと、クロック信号の立ち
下がりエッジでデータを保持するタイプとがある。図４
は、Ｄフリップフロップの図記号を示すものであり、図
５は、クロック信号の立ち上がりエッジでデータを保持
するＤフリップフロップのタイムチャートを示したもの
である。
わるときにＤ入力の値が出力に現れるという特性をもつ
フリップフロップであり、クロック信号の立ち上がりエ
ッジでデータを保持するタイプと、クロック信号の立ち
下がりエッジでデータを保持するタイプとがある。図４
は、Ｄフリップフロップの図記号を示すものであり、図
５は、クロック信号の立ち上がりエッジでデータを保持
するＤフリップフロップのタイムチャートを示したもの
である。
【０００３】このようにＤフリップフロップは、クロッ
ク信号の立ち上がりエッジか、あるいは立ち下がりエッ
ジかのいずれか一方のエッジでデータを保持するもので
あるため、クロック信号の立ち上がりエッジ及び立ち下
がりエッジの両方のエッジでデータを保持するような両
エッジＤフリップフロップを得るためには、様々な工夫
がなされている。
ク信号の立ち上がりエッジか、あるいは立ち下がりエッ
ジかのいずれか一方のエッジでデータを保持するもので
あるため、クロック信号の立ち上がりエッジ及び立ち下
がりエッジの両方のエッジでデータを保持するような両
エッジＤフリップフロップを得るためには、様々な工夫
がなされている。
【０００４】図２は従来の両エッジＤフリップフロップ
回路を示すものである。同図において１１はクロック信
号の立ち上がりエッジでデータを保持する第１のＤフリ
ップフロップ、１２はクロック信号の立ち下がりエッジ
でデータを保持する第２のＤフリップフロップ、１３は
前記の各々のＤフリップフロップの出力を選択するセレ
クター、１４はデータ入力端子、１５はデータ出力端
子、１６はクロック信号入力端子である。
回路を示すものである。同図において１１はクロック信
号の立ち上がりエッジでデータを保持する第１のＤフリ
ップフロップ、１２はクロック信号の立ち下がりエッジ
でデータを保持する第２のＤフリップフロップ、１３は
前記の各々のＤフリップフロップの出力を選択するセレ
クター、１４はデータ入力端子、１５はデータ出力端
子、１６はクロック信号入力端子である。
【０００５】本図のような従来の両エッジＤフリップフ
ロップにおいては、データ入力端子１４から入力された
データをクロック信号の立ち上がりエッジでデータを保
持する第１のＤフリップフロップ１１とクロック信号の
立ち下がりエッジでデータを保持する第２のＤフリップ
フロップ１２のそれぞれのエッジで保持し、それぞれの
Ｄフリップフロップの出力を、クロック信号の論理を制
御信号としたセレクター１３によって切り換えることに
よりデータ出力端子１５に出力させていた。
ロップにおいては、データ入力端子１４から入力された
データをクロック信号の立ち上がりエッジでデータを保
持する第１のＤフリップフロップ１１とクロック信号の
立ち下がりエッジでデータを保持する第２のＤフリップ
フロップ１２のそれぞれのエッジで保持し、それぞれの
Ｄフリップフロップの出力を、クロック信号の論理を制
御信号としたセレクター１３によって切り換えることに
よりデータ出力端子１５に出力させていた。
【０００６】
【発明が解決しようとする課題】しかしながら前記した
ような従来の回路構成ではクロック信号の論理をセレク
タの制御信号とするものであるためにＤフリップフロッ
プ出力とセレクタの切替タイミングに差がある場合に
は、そこで不要なヒゲが出力されてしまうという問題が
あった。図３は前記した従来の両エッジＤフリップフロ
ップのタイミングチャートであるが、このタイミングチ
ャートに示すように、このヒゲはサンプリングしたデー
タ列が０ー１ー１または１ー０ー０の時に必ず出力され
るという問題があった。
ような従来の回路構成ではクロック信号の論理をセレク
タの制御信号とするものであるためにＤフリップフロッ
プ出力とセレクタの切替タイミングに差がある場合に
は、そこで不要なヒゲが出力されてしまうという問題が
あった。図３は前記した従来の両エッジＤフリップフロ
ップのタイミングチャートであるが、このタイミングチ
ャートに示すように、このヒゲはサンプリングしたデー
タ列が０ー１ー１または１ー０ー０の時に必ず出力され
るという問題があった。
【０００７】本発明は上記した従来の両エッジＤフリッ
プフロップにおいて発生する不要なヒゲを除去するとい
う課題を解決することを目的とするものである。
プフロップにおいて発生する不要なヒゲを除去するとい
う課題を解決することを目的とするものである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明においては、一方の入力がデータ入力端子に接
続された第１の排他的論理和回路と、一方の入力がデー
タ入力端子に接続された第２の排他的論理和回路と、第
１の排他的論理和回路の出力を入力とし、クロック信号
の立ち上がりエッジでデータを保持する第１のＤフリッ
プフロップ回路と、第２の排他的論理和回路の出力を入
力とし、クロック信号の立ち下がりエッジでデータを保
持する第２のＤフリップフロップと、第１のＤフリップ
フロップの出力と第２のＤフリップフロップの出力を入
力とする第３の排他的論理和回路と、からなり、第１の
Ｄフリップフロップの出力が第２の排他的論理和回路の
もう一方の入力となり、第２のＤフリップフロップの出
力が第１の排他的論理和回路のもう一方の入力となり、
第１と第２のＤフリップフロップが共通のクロック信号
により駆動される回路構成を有する両エッジＤフリップ
フロップ回路とする。
に本発明においては、一方の入力がデータ入力端子に接
続された第１の排他的論理和回路と、一方の入力がデー
タ入力端子に接続された第２の排他的論理和回路と、第
１の排他的論理和回路の出力を入力とし、クロック信号
の立ち上がりエッジでデータを保持する第１のＤフリッ
プフロップ回路と、第２の排他的論理和回路の出力を入
力とし、クロック信号の立ち下がりエッジでデータを保
持する第２のＤフリップフロップと、第１のＤフリップ
フロップの出力と第２のＤフリップフロップの出力を入
力とする第３の排他的論理和回路と、からなり、第１の
Ｄフリップフロップの出力が第２の排他的論理和回路の
もう一方の入力となり、第２のＤフリップフロップの出
力が第１の排他的論理和回路のもう一方の入力となり、
第１と第２のＤフリップフロップが共通のクロック信号
により駆動される回路構成を有する両エッジＤフリップ
フロップ回路とする。
【０００９】
【作用】上記のように構成することにより、発明の実施
の形態においてその動作を説明するように、クロック信
号の立ち上がりエッジと立ち下がりエッジの両方のエッ
ジでデータを保持する両エッジＤフリップフロップとし
て動作し、更にその動作原理からひげが発生することが
ない。
の形態においてその動作を説明するように、クロック信
号の立ち上がりエッジと立ち下がりエッジの両方のエッ
ジでデータを保持する両エッジＤフリップフロップとし
て動作し、更にその動作原理からひげが発生することが
ない。
【００１０】
【発明の実施の形態】本発明の好適な実施例を図面を参
照して説明する。図１は本発明の１実施例の回路を示す
ものである。本図において１はクロック信号の立ち上が
りエッジでデータを保持する第１のＤフリップフロッ
プ、２はクロック信号の立ち下がりエッジでデータを保
持する第２のＤフリップフロップ、３は第１の排他的論
理和回路、４は第２の排他的論理和回路、５は第３の排
他的論理和回路、６はデータの入力端子、７はデータの
出力端子、８はクロック信号の入力端子、９はセットま
たはリセット信号の入力端子である。
照して説明する。図１は本発明の１実施例の回路を示す
ものである。本図において１はクロック信号の立ち上が
りエッジでデータを保持する第１のＤフリップフロッ
プ、２はクロック信号の立ち下がりエッジでデータを保
持する第２のＤフリップフロップ、３は第１の排他的論
理和回路、４は第２の排他的論理和回路、５は第３の排
他的論理和回路、６はデータの入力端子、７はデータの
出力端子、８はクロック信号の入力端子、９はセットま
たはリセット信号の入力端子である。
【００１１】この回路において、第１の排他的論理和回
路３の二つの入力の一方にはデータ入力端子からデータ
が入力されもう一方の入力にはクロック信号の立ち下が
りエッジでデータを保持する第２のＤフリップフロップ
２の出力が加えられる。第１の排他的論理和回路３の出
力はクロック信号の立ち上がりエッジでデータを保持す
る第１のＤフリップフロップ１のデータ入力となる。第
２の排他的論理和回路４の二つの入力の一方には第１の
排他的論理和回路３の入力と共通のデータ入力が与えら
れ、もう一方の入力にはクロック信号の立ち上がりエッ
ジでデータを保持する第１のＤフリップフロップ１の出
力が与えられる。第２の排他的論理和回路４の出力はク
ロック信号の立ち下がりエッジでデータを保持する第２
のＤフリップフロップ２のデータ入力となる。
路３の二つの入力の一方にはデータ入力端子からデータ
が入力されもう一方の入力にはクロック信号の立ち下が
りエッジでデータを保持する第２のＤフリップフロップ
２の出力が加えられる。第１の排他的論理和回路３の出
力はクロック信号の立ち上がりエッジでデータを保持す
る第１のＤフリップフロップ１のデータ入力となる。第
２の排他的論理和回路４の二つの入力の一方には第１の
排他的論理和回路３の入力と共通のデータ入力が与えら
れ、もう一方の入力にはクロック信号の立ち上がりエッ
ジでデータを保持する第１のＤフリップフロップ１の出
力が与えられる。第２の排他的論理和回路４の出力はク
ロック信号の立ち下がりエッジでデータを保持する第２
のＤフリップフロップ２のデータ入力となる。
【００１２】クロック信号の立ち上がりエッジでデータ
を保持する第１のＤフリップフロップ１とクロック信号
の立ち下がりエッジでデータを保持する第２のＤフリッ
プフロップ２には、クロック信号の入力端子８から共通
のクロック信号がそれぞれ加えられる。
を保持する第１のＤフリップフロップ１とクロック信号
の立ち下がりエッジでデータを保持する第２のＤフリッ
プフロップ２には、クロック信号の入力端子８から共通
のクロック信号がそれぞれ加えられる。
【００１３】クロック信号の立ち上がりエッジでデータ
を保持する第１のＤフリップフロップ１ではクロック信
号の立ち上がりエッジにおいてＤ入力のデータを保持
し、第３の排他的論理和回路５の二つの入力の一方の入
力となると同時に、前記したように第２の排他的論理和
回路４の一方の入力となる。クロック信号の立ち下がり
エッジでデータを保持する第２のＤフリップフロップ２
においては、クロック信号の立ち下がりエッジにおいて
Ｄ入力のデータを保持し、第３の排他的論理和回路５の
もう一方の入力となると同時に、前記したように第１の
排他的論理和回路３の一方の入力となる。第３の排他的
論理和回路５はこの２つの入力の状態に応じたデータを
データ出力端子７に出力する。
を保持する第１のＤフリップフロップ１ではクロック信
号の立ち上がりエッジにおいてＤ入力のデータを保持
し、第３の排他的論理和回路５の二つの入力の一方の入
力となると同時に、前記したように第２の排他的論理和
回路４の一方の入力となる。クロック信号の立ち下がり
エッジでデータを保持する第２のＤフリップフロップ２
においては、クロック信号の立ち下がりエッジにおいて
Ｄ入力のデータを保持し、第３の排他的論理和回路５の
もう一方の入力となると同時に、前記したように第１の
排他的論理和回路３の一方の入力となる。第３の排他的
論理和回路５はこの２つの入力の状態に応じたデータを
データ出力端子７に出力する。
【００１４】セットまたはリセット信号の入力端子９
は、クロック信号の立ち上がりエッジでデータを保持す
る第１のＤフリップフロップ１とクロック信号の立ち下
がりエッジでデータを保持する第２のＤフリップフロッ
プ２のそれぞれのセットまたはリセット入力に接続さ
れ、適宜加えられるセットまたはリセット信号により両
Ｄフリップフロップ１及び２はセットまたはリセットさ
れる。
は、クロック信号の立ち上がりエッジでデータを保持す
る第１のＤフリップフロップ１とクロック信号の立ち下
がりエッジでデータを保持する第２のＤフリップフロッ
プ２のそれぞれのセットまたはリセット入力に接続さ
れ、適宜加えられるセットまたはリセット信号により両
Ｄフリップフロップ１及び２はセットまたはリセットさ
れる。
【００１５】以上のような回路においてその動作を説明
する。排他的論理和回路の機能は、よく知られているよ
うに、入力Ｘ及びＹのそれぞれの値に対して出力Ｚが表
１に示す真理値をとるものをいう。入力ＸとＹが互いに
異なる値である時に出力Ｚに１が出力される論理回路で
ある。
する。排他的論理和回路の機能は、よく知られているよ
うに、入力Ｘ及びＹのそれぞれの値に対して出力Ｚが表
１に示す真理値をとるものをいう。入力ＸとＹが互いに
異なる値である時に出力Ｚに１が出力される論理回路で
ある。
【００１６】
【表１】
【００１７】クロック信号の立ち上がりと立ち下がりは
交互に生じるから、クロック信号が最初に立ち上がりエ
ッジから始まる場合をまず説明する。
交互に生じるから、クロック信号が最初に立ち上がりエ
ッジから始まる場合をまず説明する。
【００１８】クロック信号の立ち上がりエッジでデータ
を保持する第１のＤフリップフロップ１の出力０１2n
は、 ０１2n＝Ｉ2n ＸＯＲ ０２2nー1 （ｎ＝０、１、２、３、・・・・・）と表すことができ
る。但し、“ＸＯＲ”は排他的論理和を表すものとす
る。
を保持する第１のＤフリップフロップ１の出力０１2n
は、 ０１2n＝Ｉ2n ＸＯＲ ０２2nー1 （ｎ＝０、１、２、３、・・・・・）と表すことができ
る。但し、“ＸＯＲ”は排他的論理和を表すものとす
る。
【００１９】この式の意味は、クロック信号の立ち上が
りエッジでデータを保持する第１のＤフリップフロップ
１の２ｎ番目のエッジの立ち上がり時から次の立ち下が
りまでの出力０１2nは、クロック信号の２ｎ番目のエッ
ジの立ち上がり時の入力データの値であるＩ2nとクロッ
ク信号の立ち下がりエッジでデータを保持する第２のＤ
フリップフロップ２におけるクロック信号の２ｎー１番
目のエッジの立ち下がり時のデータの値である０２2nー1
との排他的論理和の値であるということである。
りエッジでデータを保持する第１のＤフリップフロップ
１の２ｎ番目のエッジの立ち上がり時から次の立ち下が
りまでの出力０１2nは、クロック信号の２ｎ番目のエッ
ジの立ち上がり時の入力データの値であるＩ2nとクロッ
ク信号の立ち下がりエッジでデータを保持する第２のＤ
フリップフロップ２におけるクロック信号の２ｎー１番
目のエッジの立ち下がり時のデータの値である０２2nー1
との排他的論理和の値であるということである。
【００２０】ここにおいて、あるサンプリング時の出力
は前のデータに依存しているので、上記の式は、以下の
ように展開できる。
は前のデータに依存しているので、上記の式は、以下の
ように展開できる。
【００２１】 ０１2n＝Ｉ2n ＸＯＲ ０２2nー1 ＝Ｉ2n ＸＯＲ （Ｉ2nー1 ＸＯＲ ０１2nー2） ＝Ｉ2n ＸＯＲ （Ｉ2n-1 ＸＯＲ （Ｉ2n-2 ＸＯＲ ０２2n-3）） ＝Ｉ2n ＸＯＲ （Ｉ2n-1 ＸＯＲ （Ｉ2n-2 ＸＯＲ （Ｉ2n-3 ＸＯ Ｒ ０１2n-4））） ＝・・・・・ ＝Ｉ2n ＸＯＲ Ｉ2nー1 ＸＯＲ Ｉ2n-2 ＸＯＲ ・・・・ ＸＯＲ Ｉ1 ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ０２<0は立ち下がりエッジでデータを保持する第２のＤ
フリップフロップ２の初期値である。
フリップフロップ２の初期値である。
【００２２】また、クロック信号の立ち下がりエッジで
データを保持する第２のＤフリップフロップ２の出力０
２2nー1は、 ０２2nー1＝Ｉ2nー1 ＸＯＲ ０１2nー2 （ｎ＝０、１、２、３、・・・・・）と表すことができ
る。
データを保持する第２のＤフリップフロップ２の出力０
２2nー1は、 ０２2nー1＝Ｉ2nー1 ＸＯＲ ０１2nー2 （ｎ＝０、１、２、３、・・・・・）と表すことができ
る。
【００２３】この式の意味は、クロック信号の立ち下が
りエッジでデータを保持する第２のＤフリップフロップ
２の２ｎー１番目のエッジの立ち下がり時から次の立ち
上がりまでの出力０２2nー1は、クロック信号の２ｎー１
番目のエッジの立ち下がり時入力データの値であるＩ2n
ー1とクロック信号の立ち上がりエッジでデータを保持す
る第１のＤフリップフロップ１におけるクロック信号の
２ｎー２番目のエッジの立ち上がり時のデータの値であ
る０１2nー2との排他的論理和の値であることを表してい
る。ここでも、あるサンプリング時の出力は前のデータ
に依存していることにより、上記の式は以下のように展
開できる。
りエッジでデータを保持する第２のＤフリップフロップ
２の２ｎー１番目のエッジの立ち下がり時から次の立ち
上がりまでの出力０２2nー1は、クロック信号の２ｎー１
番目のエッジの立ち下がり時入力データの値であるＩ2n
ー1とクロック信号の立ち上がりエッジでデータを保持す
る第１のＤフリップフロップ１におけるクロック信号の
２ｎー２番目のエッジの立ち上がり時のデータの値であ
る０１2nー2との排他的論理和の値であることを表してい
る。ここでも、あるサンプリング時の出力は前のデータ
に依存していることにより、上記の式は以下のように展
開できる。
【００２４】 ０２2nー1＝Ｉ2nー1 ＸＯＲ ０１2nー2 ＝Ｉ2nー1 ＸＯＲ （Ｉ2nー2 ＸＯＲ ０２2nー3） ＝Ｉ2nー1 ＸＯＲ （Ｉ2nー2 ＸＯＲ （Ｉ2nー3 ＸＯＲ ０１2nー4） ＝Ｉ2nー1 ＸＯＲ （Ｉ2nー2 ＸＯＲ （Ｉ2nー3 ＸＯＲ （Ｉ2nー4 ＸＯＲ ０２2nー5））） ＝・・・・・ ＝Ｉ2nー1 ＸＯＲ Ｉ2nー2 ＸＯＲ Ｉ2nー3 ＸＯＲ Ｉ2nー4 ＸＯＲ ・・・・ ＸＯＲ Ｉ1 ＸＯＲ ０１0 ここで、０１0＝Ｉ0 ＸＯＲ ０２<0である。
【００２５】従って、排他的論理和５の出力は２ｎから
２ｎ＋１の間、つまりクロック信号の立ち上がりエッジ
から立ち下がりエッジまでの間は ０2n＝０１2n ＸＯＲ ０２2nー1 ＝（Ｉ2n ＸＯＲ Ｉ2nー1 ＸＯＲ Ｉ2n-2 ＸＯＲ ・・・・ ＸＯＲ Ｉ1 ＸＯＲ Ｉ0 ＸＯＲ ０２<0） ＸＯＲ （Ｉ2n-1 ＸＯＲ Ｉ2n-2 Ｘ ＯＲ ・・・・ ＸＯＲ Ｉ1 ＸＯＲ ０１0） ＝Ｉ2n ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ＸＯＲ ０１0 ＝Ｉ2n ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ＝Ｉ2n となる。
２ｎ＋１の間、つまりクロック信号の立ち上がりエッジ
から立ち下がりエッジまでの間は ０2n＝０１2n ＸＯＲ ０２2nー1 ＝（Ｉ2n ＸＯＲ Ｉ2nー1 ＸＯＲ Ｉ2n-2 ＸＯＲ ・・・・ ＸＯＲ Ｉ1 ＸＯＲ Ｉ0 ＸＯＲ ０２<0） ＸＯＲ （Ｉ2n-1 ＸＯＲ Ｉ2n-2 Ｘ ＯＲ ・・・・ ＸＯＲ Ｉ1 ＸＯＲ ０１0） ＝Ｉ2n ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ＸＯＲ ０１0 ＝Ｉ2n ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ＝Ｉ2n となる。
【００２６】また、２ｎ＋１から２ｎ＋２の間、つまり
クロック信号の立ち下がりエッジから立ち上がりエッジ
までの間は ０2n+1＝０１2n ＸＯＲ ０２2n+1 ＝（Ｉ2n ＸＯＲ Ｉ2nー1 ＸＯＲ Ｉ2n-2 ＸＯＲ ・・・・ ＸＯＲ Ｉ1 ＸＯＲ Ｉ0 ＸＯＲ ０２<0） ＸＯＲ （Ｉ2n+1 ＸＯＲ Ｉ2n Ｘ ＯＲ Ｉ2n-1 ＸＯＲ Ｉ2n-2 ＸＯＲ ・・・・ ＸＯＲ Ｉ1 ＸＯＲ ０ １0） ＝Ｉ2n+1 ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ＸＯＲ ０１0 ＝Ｉ2n+1 ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ＝Ｉ2n+1 となる。
クロック信号の立ち下がりエッジから立ち上がりエッジ
までの間は ０2n+1＝０１2n ＸＯＲ ０２2n+1 ＝（Ｉ2n ＸＯＲ Ｉ2nー1 ＸＯＲ Ｉ2n-2 ＸＯＲ ・・・・ ＸＯＲ Ｉ1 ＸＯＲ Ｉ0 ＸＯＲ ０２<0） ＸＯＲ （Ｉ2n+1 ＸＯＲ Ｉ2n Ｘ ＯＲ Ｉ2n-1 ＸＯＲ Ｉ2n-2 ＸＯＲ ・・・・ ＸＯＲ Ｉ1 ＸＯＲ ０ １0） ＝Ｉ2n+1 ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ＸＯＲ ０１0 ＝Ｉ2n+1 ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ＸＯＲ Ｉ0 ＸＯＲ ０２<0 ＝Ｉ2n+1 となる。
【００２７】つまり、クロック信号が最初に立ち上がり
エッジから始まる場合には、クロック信号の立ち上がり
時および立ち下がり時のそれぞれのタイミングにおける
入力データが保持され、データ出力端子７に出力され
る。
エッジから始まる場合には、クロック信号の立ち上がり
時および立ち下がり時のそれぞれのタイミングにおける
入力データが保持され、データ出力端子７に出力され
る。
【００２８】なお、動作の開始時からクロックの最初の
立ち上がりエッジまでは、クロック信号の立ち上がりエ
ッジでデータを保持する第１のＤフリップフロップ１と
クロック信号の立ち下がりエッジでデータを保持する第
２のＤフリップフロップ２のそれぞれの初期値の排他的
論理和が出力される。
立ち上がりエッジまでは、クロック信号の立ち上がりエ
ッジでデータを保持する第１のＤフリップフロップ１と
クロック信号の立ち下がりエッジでデータを保持する第
２のＤフリップフロップ２のそれぞれの初期値の排他的
論理和が出力される。
【００２９】次に、最初に立ち下がりエッジから始まる
場合は、２ｎが立ち下がりエッジであり、２ｎ−１が立
ち上がりエッジである他は、入力と出力の関係は上記と
同様の考え方ができるので、詳細な説明は省略して、そ
の結果のみを以下に記載する。
場合は、２ｎが立ち下がりエッジであり、２ｎ−１が立
ち上がりエッジである他は、入力と出力の関係は上記と
同様の考え方ができるので、詳細な説明は省略して、そ
の結果のみを以下に記載する。
【００３０】２ｎから２ｎ＋１の間、つまり立ち下がり
から立ち上がりまでの間は、データ出力０2nは、 ０2n＝０１2nー1 ＸＯＲ ０２2n ＝Ｉ2n となる。
から立ち上がりまでの間は、データ出力０2nは、 ０2n＝０１2nー1 ＸＯＲ ０２2n ＝Ｉ2n となる。
【００３１】また、２ｎ＋１から２ｎ＋２の間、つまり
立ち上がりから立ち下がりまでの間は、 ０2n+1＝０１2n+1 ＸＯＲ ０２2n ＝Ｉ2n+1 となる。
立ち上がりから立ち下がりまでの間は、 ０2n+1＝０１2n+1 ＸＯＲ ０２2n ＝Ｉ2n+1 となる。
【００３２】つまり、クロック信号が立ち下がりエッジ
から始まる場合にも、クロック信号の立ち下がり時およ
び立ち上がり時のそれぞれのタイミングにおける入力デ
ータが保持され、データ出力端子７に出力される。
から始まる場合にも、クロック信号の立ち下がり時およ
び立ち上がり時のそれぞれのタイミングにおける入力デ
ータが保持され、データ出力端子７に出力される。
【００３３】なお又、動作の開始時から最初の立ち上が
りエッジまでは、立ち上がりエッジでデータを保持する
第１のＤフリップフロップ１と立ち下がりでエッジデー
タを保持する第２のＤフリップフロップ２の両Ｄフリッ
プフロップのそれぞれの初期値の排他的論理和が出力さ
れる。
りエッジまでは、立ち上がりエッジでデータを保持する
第１のＤフリップフロップ１と立ち下がりでエッジデー
タを保持する第２のＤフリップフロップ２の両Ｄフリッ
プフロップのそれぞれの初期値の排他的論理和が出力さ
れる。
【００３４】以上で説明したような動作をする結果、ク
ロック信号の立ち上がりエッジと立ち下がりエッジの両
方のエッジ毎にそのタイミングにおける入力データが保
持されてデータ出力端子７に出力され、両エッジＤフリ
ップフロップの機能が得られることになる。
ロック信号の立ち上がりエッジと立ち下がりエッジの両
方のエッジ毎にそのタイミングにおける入力データが保
持されてデータ出力端子７に出力され、両エッジＤフリ
ップフロップの機能が得られることになる。
【００３５】以上本発明の好適な実施例について説明し
たが、本発明は上記の実施例に限定されるものでないこ
とは言うまでもない。
たが、本発明は上記の実施例に限定されるものでないこ
とは言うまでもない。
【００３６】
【発明の効果】上記の説明のように、本発明によるデー
タ出力の変化は、クロック信号の立ち上がりエッジと立
ち下がりエッジによる各Ｄフリップフロップ出力の変化
のみで決まるため、前記したような従来のセレクターを
切り換える形式で生じるＤフリップフロップ出力変化と
セレクター制御信号との遅延による不要なヒゲは生じる
ことはなく、発明が解決しようとする課題が達成され
る。
タ出力の変化は、クロック信号の立ち上がりエッジと立
ち下がりエッジによる各Ｄフリップフロップ出力の変化
のみで決まるため、前記したような従来のセレクターを
切り換える形式で生じるＤフリップフロップ出力変化と
セレクター制御信号との遅延による不要なヒゲは生じる
ことはなく、発明が解決しようとする課題が達成され
る。
【図１】本発明の一実施例の両エッジＤフリップフロッ
プ回路
プ回路
【図２】従来の両エッジＤフリップフロップ
【図３】従来の両エッジＤフリップフロップのタイミン
グチャート
グチャート
【図４】Ｄフリップフロップの図記号
【図５】Ｄフリップフロップのタイミングチャート
１：クロック信号の立ち上がりエッジでデータを保持す
る第１のＤフリップフロップ ２：クロック信号の立ち下がりエッジでデータを保持す
る第２のＤフリップフロップ ３：第１の排他的論理和回路 ４：第２の排他的論理和回路 ５：第３の排他的論理和回路 ６：データの入力端子 ７：データの出力端子 ８：クロック信号の入力端子 ９：セットまたはリセット信号の入力端子 １１：クロック信号の立ち上がりエッジでデータを保持
する第１のＤフリップフロップ １２：クロック信号の立ち下がりエッジでデータを保持
する第２のＤフリップフロップ １３：セレクタ １４：データの入力端子 １５：データの出力端子 １６：クロック信号の入力端子
る第１のＤフリップフロップ ２：クロック信号の立ち下がりエッジでデータを保持す
る第２のＤフリップフロップ ３：第１の排他的論理和回路 ４：第２の排他的論理和回路 ５：第３の排他的論理和回路 ６：データの入力端子 ７：データの出力端子 ８：クロック信号の入力端子 ９：セットまたはリセット信号の入力端子 １１：クロック信号の立ち上がりエッジでデータを保持
する第１のＤフリップフロップ １２：クロック信号の立ち下がりエッジでデータを保持
する第２のＤフリップフロップ １３：セレクタ １４：データの入力端子 １５：データの出力端子 １６：クロック信号の入力端子
Claims (1)
- 【請求項１】一方の入力がデータ入力端子に接続された
第１の排他的論理和回路と、一方の入力が前記データ入
力端子に接続された第２の排他的論理和回路と、前記第
１の排他的論理和回路の出力を入力とし、クロック信号
の立ち上がりエッジでデータを保持する第１のＤフリッ
プフロップ回路と、前記第２の排他的論理和回路の出力
を入力とし、クロック信号の立ち下がりエッジでデータ
を保持する第２のＤフリップフロップと、前記第１のＤ
フリップフロップの出力と前記第２のＤフリップフロッ
プの出力を入力とする第３の排他的論理和回路と、から
なり、前記第１のＤフリップフロップの出力が前記第２
の排他的論理和回路のもう一方の入力となり、前記第２
のＤフリップフロップの出力が前記第１の排他的論理和
回路のもう一方の入力となり、前記第１と前記第２のＤ
フリップフロップが共通のクロック信号により駆動され
る回路構成を特徴とする両エッジＤフリップフロップ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9281279A JPH11112296A (ja) | 1997-09-29 | 1997-09-29 | 両エッジｄフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9281279A JPH11112296A (ja) | 1997-09-29 | 1997-09-29 | 両エッジｄフリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11112296A true JPH11112296A (ja) | 1999-04-23 |
Family
ID=17636867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9281279A Pending JPH11112296A (ja) | 1997-09-29 | 1997-09-29 | 両エッジｄフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11112296A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300809B1 (en) | 2000-07-14 | 2001-10-09 | International Business Machines Corporation | Double-edge-triggered flip-flop providing two data transitions per clock cycle |
| JP2005086242A (ja) * | 2003-09-04 | 2005-03-31 | Nec Corp | 集積回路 |
| JP2007312321A (ja) * | 2006-05-22 | 2007-11-29 | Sharp Corp | シリアル・パラレル変換用の半導体集積回路 |
-
1997
- 1997-09-29 JP JP9281279A patent/JPH11112296A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300809B1 (en) | 2000-07-14 | 2001-10-09 | International Business Machines Corporation | Double-edge-triggered flip-flop providing two data transitions per clock cycle |
| JP2005086242A (ja) * | 2003-09-04 | 2005-03-31 | Nec Corp | 集積回路 |
| JP2007312321A (ja) * | 2006-05-22 | 2007-11-29 | Sharp Corp | シリアル・パラレル変換用の半導体集積回路 |
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