JP3984746B2

JP3984746B2 - 警報検出回路

Info

Publication number: JP3984746B2
Application number: JP04324499A
Authority: JP
Inventors: 和紀本多
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1999-02-22
Filing date: 1999-02-22
Publication date: 2007-10-03
Anticipated expiration: 2019-02-22
Also published as: JP2000244462A

Description

【０００１】
【発明の属する技術分野】
本発明は、警報検出回路、特にデジタル伝送システムにおけるＡＩＳ（ＡｌａｒｍＩｎｄｉｃａｔｉｏｎＳｉｇｎａｌ：警報表示信号）検出回路に関する。
【０００２】
【従来の技術】
デジタル伝送システムにおいて、入力信号がｍ（予め定めた正の整数）ビット以上連続して「１」の場合には、これをエラーとしてＡＩＳ検出するＡＩＳ検出回路（以下警報検出回路という）を使用する。
【０００３】
斯る目的、特にｍビット中ｎビットの誤りを許容する警報検出回路の従来例は、例えば特開平３―２７７０２９号公報に開示されている。即ち、図３のブロック図に示す如く、ｍビットのシフトレジスタ１０１、アップダウンカウンタ１０２及びＲＳフリップフロップ１０３より構成される。シフトレジスタ１０１とアップダウンカウンタ１０２には、共にデータ（ＤＡＴＡ）とクロック（ＣＬＫ）が入力される。シフトレジスタ１０１の出力は、アップダウンカウンタ１０２に入力され、アップダウンカウンタ１０２の出力は、ＲＳフリップフロップ１０３のＲ（リセット）及びＳ（セット）入力端に入力される。ＲＳフリップフロップ１０３の出力端からＡＩＳ、即ち警報検出出力信号を出力する。
【０００４】
ｍビットのシフトレジスタ１０１は、入力信号データを入力クロックでシフトする。アップダウンカウンタ１０２は、シフトレジスタ１０１の入力が「０」の場合には、カウント値を１つ加算する。他方、シフトレジスタ１０１の出力が「０」の場合には、カウント値を１つ減算する。更に、アップダウンカウンタ１０２は、カウント値がｎのときセット信号を、カウント値が（ｎ＋１）の場合にリセット信号をＲＳフリップフロップ１０３のセット（Ｓ）入力及びリセット（Ｒ）入力端に出力する。ＲＳフリップフロップ１０３は、アップダウンカウンタ１０２からのセット信号により出力を「１」とし、リセット信号により出力を「０」とする。また、セット信号及びリセット信号のどちらも出力されていない場合には、前の状態を保持する。
【０００５】
次に、図３の警報検出回路の動作を説明する。初めに、シフトレジスタ１０１の全ての値を「０」に、アップダウンカウンタ１０２のカウント値をｍに、ＲＳフリップフロップ１０３の出力は「０」に設定する。入力信号データが「０」の場合、上述の如くアップダウンカウンタ１０２のカウント値を１つ加算し、シフトレジスタ１０１の出力値が「０」の場合には、アップダウンカウンタ１０２のカウント値を１つ減算する。つまり、アップダウンカウンタ１０２のカウント値は、常にシフトレジスタ１０１に保持されているデータに含まれる「０」の数を表していることとなる。アップダウンカウンタ１０２の出力は、ＲＳフリップフロップ１０３に接続されており、カウント値がｎの場合はセット、カウント値が（ｎ＋１）の場合はリセットを出力する。ＲＳフリップフロップ１０３の出力が「１」であれば、ＡＩＳ検出、「０」であればＡＩＳ非検出となる。
【０００６】
図３の構成で、ＡＩＳ検出条件が、入力信号データが５１２ビット以上連続して「１」の場合とし、５１２ビット中２ビットの誤りを許容するＡＩＳ検出回路を実現するには、Ｄ型フリップフロップが５２１個と、そのゲートが必要となる。Ｄ型フリップフロップの内訳は、シフトレジスタ１０１で５１２個、アップダウンカウンタで９個である。
【０００７】
【発明が解決しようとする課題】
上述した従来の警報検出回路では、ＡＩＳ検出条件における「入力データ中の「１」の連続ビット数」（上述したｍビット）分のシフトレジスタを用いている。この為に、検出条件の「入力データ中の「１」の連続ビット数」が大きな警報検出回路では、その回路規模が大きくなるという問題があった。
【０００８】
従って、本発明の目的は、小回路規模で構成可能な警報検出回路を提供することである。
【０００９】
【課題を解決するための手段】
前述の課題を解決するため、本発明による警報検出回路は、次のような特徴的な構成を採用している。
【００１０】
（１）入力信号データがｍビット連続して「１」であるとき警報を検出し、但しｍビット中ｎビット（ｍ＞ｎ）の誤りを許容する警報検出回路において、
前期入力信号データ及び入力クロックを受け、前記入力信号データ中の連続する「１」期間中の前記入力クロック数を計数し、前記入力信号データが「０」のとき初期化するカウンタと、
該カウンタの出力側に接続され、各々前記入力信号データの反転信号でイネーブルされ、前記カウンタの計数値又は前段の値を保持する多段のシフトレジスタと、
前記カウンタの計数値及び前記シフトレジスタの各段の出力の総和を演算する加算器と、
該加算器の出力を設定値（ｍ―ｎ）と比較する比較器とを備える警報検出回路。
【００１１】
（２）前記比較器の出力側に接続され、前記入力クロックにより前記比較器の出力をリタイミングするフリップフロップを含む上記（１）の警報検出回路。
【００１２】
（３）前記カウンタ及び前記シフトレジスタは、Ｄ型フリップフロップにより構成される上記（１）の警報検出回路。
【００１３】
（４）前記警報は、デジタル伝送信号のＡＩＳ（ＡｌａｒｍＩｎｄｉｃａｔｉｏｎＳｉｇｎａｌ）である上記（１）、（２）、又は（３）の警報検出回路。
【００１４】
【発明の実施の形態】
以下、本発明による警報検出回路の好適実施形態例を添付図１及び図２を参照して詳細に説明する。
【００１５】
図１は、本発明による警報検出回路の好適実施形態例のブロック図である。ここで、ＡＩＳ（警報）の検出条件は、入力信号データがｍビット以上連続して「１」の場合とし、ｍビット中ｎビットの誤りを許容するものとする。
【００１６】
図１の警報検出回路は、カウンタ１、シフトレジスタ２、加算器３、比較器４、フリップフロップ５及びインバータ回路６により構成される。シフトレジスタ２は、ｎ個のフリップフロップ２_１〜２_ｎの直列（縦続）回路で構成される。加算器３も、縦続接続されたｎ個の加算器３_１〜３_ｎで構成される。
【００１７】
ここで、カウンタ１は、Ｋビットの２進カウンタである。ここで、Ｋ＝ｌｏｇ_２（ｍ−ｎ）で与えられる。このとき、Ｋは小数点以下を切り上げて整数にする。カウンタ１は、入力信号データが「１」のときに入力クロック（ＣＬＫ）によりカウント値を１つ加算する。また、入力信号データが「０」のときには、カウント値に「０」を読み込む。具体的には、入力信号データをイネーブル入力ＥＮと、ロード入力ＬＤに接続する。更に、カウント値が最大値２^Ｋ−１になった場合、出力Ｑは値を保持する。
【００１８】
シフトレジスタ２は、上述の如く、ｎ段で信号幅Ｋビットシフトレジスタである。入力信号データが「０」のときに、カウンタ１の出力又は前段のフリップフロップの出力値を保持する。具体的には、入力信号データをインバータ６で反転した信号を、シフトレジスタ２を構成するフリップフロップ群２_１〜２_ｎのイネーブル入力ＥＮに接続する。
【００１９】
加算器３は、カウンタ１の出力及びシフトレジスタ２の各段出力の総和を演算し、比較器４に出力する。比較器４は、加算器３の出力値と設定値（ｍ−ｎ）を比較する。加算器３の出力が設定値（ｍ−ｎ）以上の場合には、比較器４は「１」を出力し、加算器３の出力が設定値（ｍ−ｎ）未満の場合には「０」を出力する。また、この比較器４の出力を入力とするフリップフロップ５は、比較器４の出力をクロックＣＬＫでリタイミングして、出力信号ＡＩＳを出力する。
【００２０】
次に、図１の警報検出回路の動作を説明する。ここで、ＡＩＳ検出条件は、入力信号データが５１２ビット以上連続して「１」の場合とし、５１２ビット中２ビットの誤りを許容するものとする。図２は、このＡＩＳ検出条件の場合の本発明による警報検出回路具体例であり、図２（Ａ）はブロック図を、図２（Ｂ）は図２（Ａ）の各部分の動作を説明するタイミングチャートである。
【００２１】
初期状態として、カウンタ１及びシフトレジスタ２の出力が全て「０」であるとし、比較器４の設定（基準）値は、ｍ−ｎ＝５１２−２＝５１０とする。図２（Ｂ）の時刻ｔ１で、入力信号データとして「１」が入力される。カウンタ１は、入力クロックＣＬＫにより、カウンタ値が１つ加算され、出力Ｑの値は１となる。シフトレジスタを構成するフリップフロップ２１及び２２は、動作が禁止されている為に出力Ｑの値は変化せず「０」のままである。加算器３は、カウンタ１の出力値とシフトレジスタ２を構成する各フリップフロップ２１、２２の総和を出力値として１を出力する。そこで、比較器４は、加算器３の出力値１と設定値５１０を比較し、加算器３の出力が設定値未満である為に「０」を出力する。フリップフロップ５は、比較器４の出力を入力クロックＣＬＫでリタイミングして「０」を出力する。
【００２２】
次に、時刻ｔ２では、入力信号データに「１」が入力され、カウンタ１は、入力クロックＣＬＫによりカウンタ値が１つ加算され、その出力Ｑの値は２となる。シフトレジスタ２を構成するフリップフロップ２１、２２は、動作が禁止されている為に出力Ｑの値は変化せず「０」のままである。加算器３は、カウンタ１の出力値とシフトレジスタ２を構成する各フリップフロップの出力値の総和を演算して２を出力する。比較器４は、加算器３の出力値２と設定値５１０とを比較する。加算器３の出力が設定値５１０未満である為に「０」を出力する。また、フリップフロップ５は、比較器４の出力を入力クロックＣＬＫでリタイミングして「０」を出力する。
【００２３】
時刻ｔ３では、入力信号データ「０」が入力され、カウンタ１は入力クロックＣＬＫにより、カウンタ値に「０」が読み込まれる。シフトレジスタ２を構成するフリップフロップ２１は、入力クロックＣＬＫによりカウンタ１の出力を保持して３を出力する。フリップフロップ２２は、入力クロックＣＬＫにより、フリップフロップ２１の出力を保持し、「０」を出力する。加算器３は、カウンタ１の出力値１とシフトレジスタ２を構成する各フリップフロップ２１、２２の出力値の総和を演算し、３を出力する。比較器４は、加算器３の出力値「３」と設定値５１０を比較し、加算器３の出力が設定値未満である為に「０」を出力する。フリップフロップ５は、比較器４の出力を入力クロックＣＬＫでリタイミングして「０」を出力する。
【００２４】
次に、上述した時刻ｔ３より十分後の時刻ｔ４では、入力信号データに「１」が入力され、カウンタ１は入力クロックＣＬＫにより、カウンタ値が１つ加算され、出力値は５０６となる。シフトレジスタ２を構成するフリップフロップ２１は動作が禁止されている為に、出力Ｑの値は変化せず「１」のままであり、フリップフロップ２２も、動作が禁止されている為に出力Ｑの値は変化せず「３」のままである。加算器３は、カウンタ１の出力値とシフトレジスタ２を構成する各フリップフロップ２１、２２の出力値の総和を演算し、５１０を出力する。そこで、比較器４は、加算器３の出力値５１０と設定値５１０を比較し、加算器３の出力が設定値以上（この場合には等しい）であるので、「１」を出力する。フリップフロップ５は比較器４の出力を入力クロックＣＬＫでリタイミングして「０」を出力する。
【００２５】
時刻ｔ５では、入力信号データに「１」が入力され、カウンタ１は入力クロックＣＬＫにより、カウンタ値が１加算され、出力Ｑの値は５０７となる。シフトレジスタ２を構成するフリップフロップ２１は動作が禁止されているので、出力Ｑの値は変化せず「１」のままである。また、フリップフロップ２２も動作が禁止されている為に、出力Ｑの値は変化せず「３」のままである。加算器３は、カウンタ１の出力値とシフトレジスタ２を構成する各フリップフロップ２１、２２の出力値の総和を演算し、５１１を出力する。比較器４は、加算器３の出力値５１１と設定値５１０を比較し、加算器３の出力が設定値以上であるので「１」を出力する。フリップフロップ５は比較器４の出力を入力クロックＣＬＫでリタイミングして「１」を出力する。
【００２６】
時刻ｔ６では、入力信号データに「１」が入力されるが、カウンタ１のカウンタ値は最大値である５１２となる為に、出力Ｑの値は５１１のままである。シフトレジスタ２を構成するフリップフロップ２１は動作が禁止されている為に出力Ｑの値は変化せず「１」のままである。また、フリップフロップ２２も動作が禁止されている為に出力Ｑの値は変化せず、「３」のままである。加算器３は、カウンタ１の出力値とシフトレジスタ２を構成する各フリップフロップ２１、２２の出力値の総和を演算して５１６を出力する。比較器４は、加算器３の出力値５１６と設定値５１０を比較し、加算器３の出力が設定値以上であるので「１」を出力する。フリップフロップ５は、比較器４の出力を入力クロックＣＬＫでリタイミングして「１」を出力する。
【００２７】
時刻ｔ７では、入力信号データに「０」が入力され、カウンタ１は入力クロックＣＬＫにより、カウンタ値に「０」が読み込まれる。シフトレジスタ２を構成するフリップフロップ２１は、入力クロックＣＬＫによりカウンタ１の出力を保持し、「０」を出力する。、フリップフロップ２２は、入力クロックＣＬＫによりフリップフロップ２１の出力を保持し、「０」を出力する。加算器３は、カウンタ１の出力値とシフトレジスタ２を構成する各フリップフロップ２１、２２の出力値の総和を演算し、「０」を出力する。比較器４は、加算器３の出力値０と設定値５１０を比較し、加算器３の出力が設定値未満である為に「０」を出力する。フリップフロップ５は比較器４の出力を入力クロックＣＬＫでリタイミングして「１」を出力する。
【００２８】
時刻ｔ８では、入力信号データに「１」が入力され、カウンタ１は入力クロックＣＬＫによりカウンタ値が１つ加算されて、出力Ｑの値は１となる。シフトレジスタ２を構成するフリップフロップ２１は動作が禁止されている為に出力Ｑの値は変化せず「０」のままである。また、フリップフロップ２２も動作が禁止されている為に出力Ｑの値は変化せず「０」のままである。加算器３は、カウンタ１の出力値とシフトレジスタ２を構成する各フリップフロップ２１、２２の出力値の総和を演算し、１を出力する。比較器４は、加算器３の出力値１と設定値５１０を比較し、加算器３の出力が設定値未満である為に「０」を出力する。フリップフロップ５は比較器４の出力を入力クロックＣＬＫでリタイミングして「０」を出力する。
【００２９】
ここで、図２（Ａ）の警報検出回路は、２８個のＤ型フリップフロップとその他のゲートで実現可能である。このＤ型フリップフロップの内訳は、カウンタ１に９個、シフトレジスタ２に１８個、フリップフロップ５に１個である。
【００３０】
以上、本発明による警報（ＡＩＳ）検出回路の好適実施形態例を詳述した。しかし、本発明は斯る特定例のみに限定されるべきではなく、特定用途に応じて、本発明の要旨を逸脱することなく種々の変形変更が可能であること、当業者には容易に理解できよう。
【００３１】
例えば、上述した好適実施形態例では、ＡＩＳ検出条件として、入力信号データが５１２ビット以上連続して「１」の場合とし、５１２ビット中２ビットの誤りを許容するものとした。しかし、「１」の連続数及び許容する誤り数は、この例に何ら限定されるべきでなく自由に設定可能である。また、上述した好適実施形態例において、シフトレジスタ２を構成するフリップフロップ２１、２２等はイネーブル（ＥＮ）入力として、入力信号データを入力クロックＣＬＫの論理積（ＡＮＤ）をとり、入力信号データが「０」のときのみクロックパルスを発生させ、そのクロックによりフリップフロップを動作させるように回路構成を変更してもよい。また、カウンタ１に「０」を読み込ませる回路は、カウンタ１をリセットする回路構成に変更してもよい。更にまた、比較器４を使用する代わりに加算器３のキャリー信号や上位桁の信号を用いて回路を構成してもよい。また、ＶＨＤＬ（ＶＨＳＣＩＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ）等の記述言語を使用しても同様回路が構成可能である。
【００３２】
【発明の効果】
上述の説明から理解される如く、本発明の警報検出回路によると、極めて少数の回路素子により、小規模で実現可能である。即ち、同一のＡＩＳ検出条件を満す為に、従来技術では５２１個のＤ型フリップフロップを必要としたが、本発明の実施形態によると僅か２８個を必要とするのみであり、従来技術の約５．４％という小規模である。
【図面の簡単な説明】
【図１】本発明による警報検出回路の好適実施形態例のブロック図である。
【図２】図１の警報検出回路の原理を用いる特定ＡＩＳ検出を行う場合の具体例を示し、（Ａ）は構成図、（Ｂ）は動作タイミングチャートである。
【図３】従来のＡＩＳ検出回路のブロック図である。
【符号の説明】
１カウンタ
２シフトレジスタ
３加算器
４比較器
５、２_１−２_ｎフリップフロップ

Claims

入力信号データがｍビット連続して「１」であるとき警報を検出し、但しｍビット中ｎビット（ｍ＞ｎ）の誤りを許容する警報検出回路において、
前期入力信号データ及び入力クロックを受け、前記入力信号データ中の連続する「１」期間中の前記入力クロック数を計数し、前記入力信号データが「０」のとき初期化するカウンタと、
該カウンタの出力側に接続され、各々前記入力信号データの反転信号でイネーブルされ、前記カウンタの計数値又は前段の値を保持する多段のシフトレジスタと、
前記カウンタの計数値及び前記シフトレジスタの各段の出力の総和を演算する加算器と、
該加算器の出力を設定値（ｍ―ｎ）と比較する比較器とを備えることを特徴とする警報検出回路。
前記比較器の出力側に接続され、前記入力クロックにより前記比較器の出力をリタイミングするフリップフロップを含むことを特徴とする請求項１に記載の警報検出回路。
前記カウンタ及び前記シフトレジスタは、Ｄ型フリップフロップにより構成されることを特徴とする請求項１に記載の警報検出回路。
前記警報は、デジタル伝送信号のＡＩＳ（ＡｌａｒｍＩｎｄｉｃａｔｉｏｎＳｉｇｎａｌ）であることを特徴とする請求項１、２又は３に記載の警報検出回路。