JP4249374B2

JP4249374B2 - 警報検出回路

Info

Publication number: JP4249374B2
Application number: JP2000173290A
Authority: JP
Inventors: 和紀本多
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2000-06-09
Filing date: 2000-06-09
Publication date: 2009-04-02
Anticipated expiration: 2020-06-09
Also published as: JP2001352300A

Description

【０００１】
【発明の属する技術分野】
本発明は警報検出回路、特にデジタル伝送システムにおけるＡＩＳ(Alarm Indication Signal:警報表示信号)を検出する警報検出回路に関する。
【０００２】
【従来の技術】
従来、この種の警報（又はＡＩＳ）検出回路は、例えば特開平３−２７７０２９号公報の「ＡＩＳ検出回路」および特開平和１１−２０５２５４号公報の「ＡＩＳ検出回路」等に開示されている。
【０００３】
ＡＩＳ検出回路の典型例の構成を、図４にブロック図で示す。斯かる従来のＡＩＳ検出回路は、データ（ＤＡＴＡ）およびクロック（ＣＬＫ）が入力されるシフトレジスタ１０１およびアップダウンカウンタ１０２と、このアップダウンカウンタ１０２の出力がリセット（Ｒ）端子およびセット（Ｓ）端子に入力されるＲＳフリップフロップ１０３より構成される。シフトレジスタ１０１の出力は、アップダウンカウンタ１０２に入力される。
【０００４】
ｍビットのシフトレジスタ１０１は、入力信号ＤＡＴＡを入力クロックＣＬＫでシフトする。アップダウンカウンタ１０２は、シフトレジスタ１０１の入力が「０」の場合に、カウント値を１つ加算（即ち、インクレメント）する。そして、シフトレジスタ１０１の出力が「０」の場合には、カウント値を１つ減算（即ち、デクレメント）する。更に、アップダウンカウンタ１０２は、カウント値がｎの場合には、セット信号を出力する。カウント値が（ｎ＋１)の場合には、リセット信号を出力する。ＲＳフリップフロップ１０３は、アップダウンカウンタ１０２から上述したセット信号が出力された場合に、出力端子Ｑから得られる出力を「１」とし、リセット信号が出力された場合に、出力を「０」とする。そして、セット信号とリセット信号のどちらも出力されていない場合には、前の状態を保持する。
【０００５】
次に、図４に示すＡＩＳ検出回路の動作を説明する。初めに、シフトレジスタ１０１の全ての値を「０」に、アップダウンカウンタ１０２のカウント値をｍに、ＲＳフリップフロップ１０３の出力は、「０」に設定する。入力信号ＤＡＴＡが「０」の場合には、アップダウンカウンタ１０２のカウント値を１つ加算し、シフトレジスタ１０１の出力値が「０」の場合には、アップダウンカウンタ１０２のカウント値を１つ減算する。即ち、アップダウンカウンタ１０２のカウント値は、常にシフトレジスタ１０１に保持されているデータに含まれる「０」の数を表していることになる。上述の如く、アップダウンカウンタ１０２の出力は、ＲＳフリップフロップ１０３に接続されている。カウント値がｎの場合には、セット、カウント値が（ｎ＋１）の場合には、リセットする。ＲＳフリップフロップ１０３の出力が「１」であれば、ＡＩＳ検出であり、「０」であれば、ＡＩＳ非検出となる。
【０００６】
図４のＡＩＳ検出回路で、ＡＩＳの検出条件は、入力信号ＤＡＴＡが５１２ビット以上連続して「１」の場合とし、５１２ビット中２ビットの誤りを許容するＡＩＳ検出回路を実現するには、Ｄ型フリップフロップが５１４個およびその他のゲートが必要となる。Ｄ型フリップフロップの内訳は、シフトレジスタ１０１で５１２個、アップダウンカウンタ１０２で２個である。
【０００７】
【発明が解決しようとする課題】
上述したＡＩＳ検出回路では、ＡＩＳ検出条件における「入力データ中の「１」の連続ビット数」（上述したｍビット)分のシフトレジスタを用いている。このため、検出条件である「入力データ中の「１」の連続ビット数」が大きなＡＩＳ検出回路では、その回路規模が大きくなるという欠点がある。
【０００８】
【発明の目的】
従って、本発明の目的は、上述した従来技術の欠点を解消し、回路規模の小さい警報検出回路を提供することである。
【０００９】
【課題を解決するための手段】
本発明の警報検出回路は、入力信号ＤＡＴＡがｍビット連続して「１」であるとき警報信号とし且つｍビット中ｎビットの誤りを許容するものであって、入力信号ＤＡＴＡ中「１」が連続した場合に、入力クロックＣＬＫによりカウンタ値を加算し且つ入力信号ＤＡＴＡが「０」のとき前段カウンタの出力値を読み込み、更にカウント値が最大値（ｍ−ｎ）になった場合に、デコード出力を「１」とする縦続接続された複数段のカウンタを備える。
【００１０】
本発明の警報検出回路の好適実施形態によると、各カウンタのうち出力段カウンタの出力側にリタイミング用のＤ型フリップフロップを接続する。各カウンタは、入力クロックが入力されるクロック端子ＣＫ、イネーブル端子ＥＮ、ロード端子ＬＤ、設定端子Ｄ、出力端子Ｑおよびデコード出力端子ＤＥＣを有する。入力ＤＡＴＡは、各カウンタのロード端子ＬＤおよびイネーブル端子ＥＮに入力される。また、カウンタのうち出力段カウンタ以外は、前段の出力端子Ｑを次段の設定端子Ｄにそれぞれ接続し、出力段カウンタは、デコード出力端子ＤＥＣから出力信号を取り出す。
【００１１】
【発明の実施の形態】
本発明の上述したおよびその他の目的、特徴および利点を明確にすべく、以下添付図を参照して、本発明による警報検出回路の好適実施形態を詳細に説明する。
【００１２】
図１は、本発明による警報検出回路の好適実施形態の構成を示すブロック図である。この警報検出回路は、縦続接続されたｎ個のカウンタ１０ａ、１０ｂ、…、１０ｎおよび出力段（又は最終段）のカウンタ１０ｎの出力側に接続されるＤ型フリップフロップ１２により構成される。
【００１３】
警報（ＡＩＳ）の検出条件は、入力信号ＤＡＴＡがｍビット以上連続して「１」の場合とする。そして、ｍビット中ｎビットの誤りを許容するものとする。カウンタ１０ａ、１０ｂ、…、１０ｎは、ｋビットの２進カウンタである。これら各カウンタ１０のカウントし得る最大値は、（ｍ−ｎ）で与えられる。ここで、ｋは、ｋ＝ｌｏｇ２（ｍ−ｎ）で与えられる。このとき、ｋは、小数点以下を切り上げて整数にする。カウント値の加算は、クロック入力ＣＫにより行われ、イネーブル入力ＥＮが「１」のときのみ有効である。
【００１４】
また、カウント値が最大値となった場合には、カウンタ１０のデコード出力ＤＥＣを「１」とし、出力Ｑは、最大値を保持する。カウント値が最大値でない場合には、デコード出力ＤＥＣは、「０」を出力する。更に、ロードＬＤ入力が「０」のときには、設定値Ｄの値が各カウンタ１０に読み込まれる。カウンタ１０は、入力信号ＤＡＴＡが「１」のときに、各カウンタ１０に入力される入力クロックＣＬＫに同期して、カウント値を１つ加算する。入力信号ＤＡＴＡが「０」のときは、カウンタ値に「０」を読み込む。更に、カウント値が最大値（ｍ−ｎ）になった場合には、出力Ｑは、その値を保持する。
【００１５】
具体的には、入力クロックＣＬＫをクロック入力ＣＫに接続し、入力信号ＤＡＴＡをイネーブル入力ＥＮおよびロード入力ＬＤに接続する。そして、入力Ｄには「０」を入力する。カウンタ１０ｂ、…、１０ｎは、入力信号ＤＡＴＡが「１」のとき、入力クロックＣＬＫに同期してカウント値を１つ加算する。そして、入力信号ＤＡＴＡが「０」のときには、前段のカウンタの出力Ｑを読み込む。
【００１６】
更に、カウント値が最大値（ｍ−ｎ）になった場合には、出力Ｑは、値を保持すると共にデコード出力ＤＥＣを「１」とする。具体的には、入力クロックＣＬＫをクロック入力ＣＫに接続し、入力信号ＤＡＴＡをイネーブル入力ＥＮおよびロード入力ＬＤに接続し、入力Ｄには前段のカウンタの出力Ｑを接続する。Ｄ型フリップフロップ１２は、カウンタ１０ｎのデコード出力ＤＥＣを入力クロックＣＬＫでリタイミングして、警報（ＡＩＳ）出力信号として出力する。
【００１７】
以下、本実施の形態の動作を説明する。ここで、警報（ＡＩＳ）の検出条件は、入力信号ＤＡＴＡが５１２ビット以上連続して「１」の場合とし、５１２ビット中２ビットの誤りを許容するものとする。図２は、この条件の場合の構成を示すブロック図である。また、図３は、図２に示す警報検出回路の動作を説明するためのタイミングチャートである。図３中、（ａ）は入力クロックＣＬＫ、（ｂ）は入力信号ＤＡＴＡ、（ｃ）はカウンタ１０ａの出力Ｑ、（ｄ）はカウンタ１０ｂの出力Ｑ、（ｅ）はカウンタ１０ｎの出力Ｑ、（ｆ）はカウンタ１０ｎの出力ＤＥＣおよび（ｇ）はＤ型フリップフロップ１２の出力Ｑを示す。
【００１８】
初期状態として、カウンタ１０ａ、１０ｂ、…、１０ｎの出力Ｑおよびデコード出力ＤＥＣとＤ型フリップフロップ１２の出力Ｑは、全て「０」であるとし且つカウンタ１０の最大値は、ｍ−ｎ＝５１２−２＝５１０とする。また、カウンタ１０の幅は、ｋ＝ｌｏｇ２（ｍ−ｎ）＝ｌｏｇ２（５１２−２）≒９とする。
【００１９】
先ず、図３中の時刻ｔ０では、入力信号ＤＡＴＡ（ｂ）に「１」が入力され、カウンタ１０ａは、入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「１」となる（図３（ｃ）参照）。同様に、カウンタ１０ｂ、…、１０ｎも入力クロックＣＬＫに同期して、カウンタ値が１つ加算され、出力Ｑの値は「１」となる（図３（ｄ）、（ｅ）参照）。カウンタ１０ｎのデコード出力ＤＥＣは、カウンタ値が５１０未満であるので、「０」を出力する（図３（ｆ）参照）。Ｄ型フリップフロップ１２は、カウンタ１０ｎのデコード出力ＤＥＣを入力クロックＣＬＫでリタイミングして、「０」を出力する（図３（ｇ）参照）。
【００２０】
次に、時刻ｔ１では、入力信号ＤＡＴＡに「１」が入力される（図３（ｂ）参照）。カウンタ１０ａは、入力クロックＣＬＫ（図３（ａ）参照）に同期してカウンタ値が１つ加算され、出力Ｑの値は「２」となる（図３（ｃ）参照）。同様に、カウンタ１０ｂ、…、１０ｎも入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「２」となる（図３（ｄ）、（ｅ）参照）。カウンタ１０ｎのデコード出力ＤＥＣは、カウンタ値が５１０未満であるので、「０」を出力する（図３（ｆ）参照）。Ｄ型フリップフロップ１２は、カウンタ１０ｎのデコード出力ＤＥＣを入力クロックＣＬＫでリタイミングして、「０」を出力する（図３（ｇ）参照）。入力信号ＤＡＴＡが「１」である限り上述と同様の動作を繰り返す。
【００２１】
時刻ｔ２では、入力信号ＤＡＴＡとして「０」が入力される（図３（ｂ）参照）。このとき、カウンタ１０ａ、１０ｂ、…、１０ｎは、「設定値のロード状態」となる。カウンタ１０ａは、入力クロックＣＬＫ（図３（ａ）参照）に同期してカウンタ値に設定値Ｄの値「０」が読み込まれる（図３（ｃ）参照）。カウンタ１０ｂは、入力クロックＣＬＫに同期して、カウンタ値に前段カウンタ１０ａの出力Ｑの値「３」が読み込まれる（図３（ｄ）参照）。同様に、カウンタ１０ｎは、入力クロックＣＬＫに同期して、カウンタ値に前段カウンタ１０ｂの出力Ｑの値「３」が読み込まれる（図３（ｅ）参照）。カウンタ１０ｎのデコード出力ＤＥＣは、カウンタ値が５１０未満であるので、「０」を出力する（図３（ｆ）参照）。Ｄ型フリップフロップ１２は、カウンタ１０ｎのデコード出力ＤＥＣを入力クロックＣＬＫでリタイミングして、「０」を出力する（図３（ｇ）参照）。
【００２２】
次に、時刻ｔ３では、入力信号ＤＡＴＡに「０」が入力される（図３（ｂ）参照）。このとき、カウンタ１０ａ、１０ｂ、…、１０ｎは、「設定値のロード状態」となる。カウンタ１０ａは、入力クロックＣＬＫ（図３（ａ）参照）に同期して、カウンタ値に設定値Ｄの値「０」が読み込まれる（図３（ｃ）参照）。カウンタ１０ｂは、入力クロックＣＬＫに同期して、カウンタ値に前段カウンタ１０ａの出力Ｑの値「１」が読み込まれる（図３（ｄ）参照）。同様に、カウンタ１０ｎは、入力クロックＣＬＫに同期して、カウンタ値に前段カウンタ１０ｂの出力Ｑの値「４」が読み込まれる（図３（ｅ）参照）。カウンタ１０ｎのデコード出力ＤＥＣは、カウンタ値が５１０未満であるので、「０」を出力する（図３（ｆ）参照）。Ｄ型フリップフロップ１２は、カウンタ１０ｎのデコード出力ＤＥＣを入力クロックＣＬＫでリタイミングして、「０」を出力する（図３（ｇ）参照）。
【００２３】
更に、時刻ｔ４では、カウンタ１０ａは、図３中で省略された時刻ｔ３から時刻ｔ４までの間に入力された、入力信号ＤＡＴＡ中の「１」の数「５０５」を示している（図３（ｃ）参照）。カウンタ１０ｂは、時刻ｔ２から時刻ｔ４までの間に入力された、入力信号ＤＡＴＡ中の「１」の数「５０６」を示している（図３（ｄ）参照）。カウンタ１０ｎは、時刻ｔ0から時刻ｔ４までの間に入力された、入力信号ＤＡＴＡ中の「１」の数「５０９」を示している（図３（ｅ）参照）。
【００２４】
時刻ｔ５では、入力信号ＤＡＴＡに「１」が入力される（図３（ｂ）参照）。カウンタ１０ａは、入力クロックＣＬＫ（図３（ａ）参照）に同期して、カウンタ値が１つ加算され、出力Ｑの値は「５０６」となる（図３（ｃ）参照）。同様に、カウンタ１０ｂは、入力クロックＣＬＫに同期して、カウンタ値が１つ加算され、出力Ｑの値は「５０７」となる（図３（ｄ）参照）。カウンタ１０ｎは、入力クロックＣＬＫに同期して、カウンタ値が１つ加算され、出力Ｑの値は「５１０」となる（図３（ｅ）参照）。このとき、カウンタ１０ｎは、カウント値が最大値の「５１０」となったため、デコード出力ＤＥＣを「１」にする（図３（ｆ）参照）。Ｄ型フリップフロップ１２は、カウンタ１０ｎのデコード出力ＤＥＣを入力クロックＣＬＫでリタイミングして、「０」を出力する（図３（ｇ）参照）。
【００２５】
次に、時刻ｔ６では、入力信号ＤＡＴＡに「１」が入力され（図３（ｂ）参照）。カウンタ１０ａは、入力クロックＣＬＫに同期して、カウンタ値が１つ加算され、出力Ｑの値は「５０７」となる（図３（ｃ）参照）。同様に、カウンタ１０ｂは、入力クロックＣＬＫに同期して、カウンタ値が１つ加算され、出力Ｑの値は「５０８」となる（図３（ｄ）参照）。カウンタ１０ｎは、カウンタ値が最大値の「５１０」であるため、出力Ｑの値は「５１０」を保持し、デコード出力ＤＥＣも「１」を保持する（図３（ｅ）参照）。Ｄ型フリップフロップ１２は、カウンタ１０ｎのデコード出力ＤＥＣを入力クロックＣＬＫでリタイミングして、「１」を出力する（図３（ｆ）参照）。
【００２６】
時刻ｔ７では、入力信号ＤＡＴＡに「０」が入力される（図３（ｂ）参照）。このとき、カウンタ１０ａ、１０ｂ、…、１０ｎは、「設定値のロード状態」となる。カウンタ１０ａは、入力クロックＣＬＫ（図３（ａ）参照）に同期して、カウンタ値に「０」が読み込まれる（図３（ｃ）参照）。カウンタ１０ｂは、入力クロックＣＬＫに同期して、カウンタ値に前段カウンタ１０ａの出力Ｑの値「０」が読み込まれる（図３（ｄ）参照）。同様に、カウンタ１０ｎは、入力クロックＣＬＫに同期して、カウンタ値に前段カウンタ１０ｂの出力Ｑの値「０」が読み込まれる（図３（ｅ）参照）。このとき、カウンタ１０ｎは、カウント値が「０」となったため、デコード出力ＤＥＣを「０」にする（図３（ｆ）参照）。Ｄ型フリップフロップ１２は、カウンタ１０ｎのデコード出力ＤＥＣを入力クロックＣＬＫでリタイミングして、「１」を出力する（図３（ｇ）参照）。
【００２７】
最後に、時刻ｔ８では、入力信号ＤＡＴＡに「１」が入力され（図３（ｂ）参照）。カウンタ１０ａは、入力クロックＣＬＫ（図３（ａ）参照）に同期して、カウンタ値が１つ加算され、出力Ｑの値は「１」となる（図３（ｃ）参照）。同様に、カウンタ１０ｂ、…、１０ｎも入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「１」となる（図３（ｄ）参照）。カウンタ１０ｎのデコード出力ＤＥＣは、カウンタ値が５１０未満であるので、「０」を出力する（図３（ｆ）参照）。Ｄ型フリップフロップ１２は、カウンタ１０ｎのデコード出力ＤＥＣを入力クロックＣＬＫでリタイミングして、「０」を出力する（図３（ｇ）参照）。
【００２８】
図２の警報（ＡＩＳ）検出回路は、Ｄ型フリップフロップ１２が２８個とその他のゲートで実現可能である。Ｄ型フリップフロップ数の内訳は、カウンタ１０ａ、１０ｂ、…、１０ｎで各９個（合計２７個）およびＤ型フリップフロップ１２で１個である。
【００２９】
次に、本発明による警報検出回路の実施形態の特徴は、次のとおりである。従来技術では、同一の警報（ＡＩＳ）検出条件を満たすＡＩＳ検出回路を実現するのに５１４個のＤ型フリップフロップが必要であったが、本発明の実施形態では、２８個のＤ型フリップフロップで実現可能である。即ち、約５．４％の極めて少数のＤ型フリップフロップ数で実現することができる。
【００３０】
本発明による警報検出回路の実施形態では、ＡＩＳ検出の条件を入力信号ＤＡＴＡが５１２ビット以上連続して「１」の場合とし、５１２ビット中２ビットの誤りを許容するものとした。しかし、「１」の連続数および許容する誤り数は、これら特定の値に限定するものではない。尚、本発明は、上述した特定実施形態に限定されず、本発明の技術思想の範囲内において、適宜変更され得ることは明らかである。例えば、上述した実施形態のカウンタ１０に「０」を読み込ませる回路は、カウンタ１０をリセットする回路構成に変更しても良い。また、ＶＨＤＬ（ＶＨＳＩＣ（Very High Speed Integrated Circuit）Hardware Description Language）等の記述言語を使用しても本発明の回路を記述できることは言うまでもない。
【００３１】
【発明の効果】
以上の説明から理解される如く、本発明の警報検出回路によれば、警報（ＡＩＳ）検出条件における「入力データ中の「１」の連続ビット数」に対応する数のシフトレジスタを用いる必要がないため、上述の如く極めて小回路規模で警報検出回路を構成できるという実用上顕著な効果が得られる。
【図面の簡単な説明】
【図１】本発明による警報検出回路の好適実施形態の構成を示すブロック図である。
【図２】本発明の動作を説明するための具体例のブロック図である。
【図３】図２に示す警報検出回路の動作を説明するためのタイミングチャートである。
【図４】従来のＡＩＳ検出回路の動作を説明するためのブロック図である。
【符号の説明】
１０ａ、１０ｂ、…、１０ｎカウンタ
１２Ｄ型フリップフロップ
ＤＡＴＡ入力信号（データ）
ＣＬＫ入力クロック

Claims

入力信号ＤＡＴＡがｍビット連続して「１」であるとき警報信号とし且つｍビット中ｎビットの誤りを許容する警報検出回路において、
前記入力信号ＤＡＴＡ中「１」が連続した場合に、入力クロックＣＬＫによりカウンタ値を加算し且つ前記入力信号ＤＡＴＡが「０」のとき、前段カウンタの出力値を読み込み、更に前記カウント値が最大値（ｍ−ｎ）になった場合に、デコード出力を「１」とする縦続接続された複数段のカウンタを備えることを特徴とする警報検出回路。
前記カウンタのうち出力段カウンタの出力側にリタイミング用のＤ型フリップフロップを接続することを特徴とする請求項１に記載の警報検出回路。
前記各カウンタは、前記入力クロックＣＬＫが入力されるクロック端子ＣＫ、イネーブル端子ＥＮ、ロード端子ＬＤ、設定端子Ｄ、出力端子Ｑおよびデコード出力端子ＤＥＣを有することを特徴とする請求項１に記載の警報検出回路。
前記入力信号ＤＡＴＡは、前記各カウンタの前記ロード端子ＬＤおよびイネーブル端子ＥＮに入力することを特徴とする請求項３に記載の警報検出回路。
前記カウンタのうちの入力段及び出力段以外のカウンタは前段の出力Ｑを後段の設定端子Ｄにそれぞれ接続し、前記入力段のカウンタは前記設定端子Ｄに値「０」を入力し、前記出力段のカウンタは前記デコード出力端子ＤＥＣから出力信号を取り出すことを特徴とする請求項３又は４に記載の警報検出回路。