JP3411873B2 - バイト同期機能付きデマルチプレクサ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号を
伝送する基幹伝送システムで標準化されたＳＤＨフレー
ム信号を受信する装置において、受信した高速のＳＤＨ
フレーム信号をバイト単位で並列化することによって以
後の処理を容易化するために使用され、特に、汎用のビ
ットデマルチプレクサ回路を利用して容易にバイト同期
機能付きデマルチプレクサ回路を実現するための回路構
成に関する。

【０００２】

【従来の技術】図５は、従来の技術によって実現された
バイト同期機能付きデマルチプレクサ回路の一構成例で
ある。図５の回路は、ビット列として表現されたＳＤＨ
フレーム信号Ｓ１と、ＳＤＨフレーム信号Ｓ１に同期す
るＳＤＨクロック信号Ｓ２と、バイト同期機能のイネー
ブルとディスエーブルを指示するバイト同期イネーブル
信号Ｓ３とを入力する。バイト同期イネーブル信号Ｓ３
がイネーブル状態のとき、パターン比較部５−１でＳＤ
Ｈフレーム信号Ｓ１に含まれている特定パターンからバ
イト境界を検出し、検出後に入力するＳＤＨフレーム信
号Ｓ１を、検出したバイト境界を基準としてバイト単位
で並列化して、バイト並列化ＳＤＨフレーム信号Ｓ４を
出力する。バイト同期イネーブル信号Ｓ３がディスエー
ブル状態のとき、バイト同期イネーブル信号Ｓ３がディ
スエーブルに変化する直前のバイト境界を基準としてバ
イト単位で並列化して、バイト並列化ＳＤＨフレーム信
号Ｓ４を出力する。図５のバイト同期機能付きデマルチ
プレクサ回路は、シフトレジスタ部３−１と、パターン
比較部５−１と、ラッチタイミング生成部３−２と、バ
イト並列化リセット部２−３と、バイトラッチ部３−４
とから構成される。

【０００３】シフトレジスタ部３−１は、連続して入力
されたＳＤＨフレーム信号Ｓ１の１バイト長のビット列
をシフトレジスタにより蓄積し、蓄積された１バイト長
のバイト蓄積ビット列信号Ｓ８を出力する。パターン比
較部５−１は、シフトレジスタ部３−１に送り込まれた
バイト蓄積ビット列信号Ｓ８と予め設定されている固定
ビットパターンと逐次比較してその一致を検出し、検出
したことを示すパターン検出信号Ｓ５をＳＤＨフレーム
の境界信号として出力する。固定ビットパターンは８ビ
ット長のＳＤＨフレーム信号Ｓ１のバイト境界を示すも
ので“１１１１０１１０”のパターンである。

【０００４】ラッチタイミング生成部３−２は、ＳＤＨ
クロック信号Ｓ２を数えるカウンタにより構成され、１
バイト分のＳＤＨフレーム信号Ｓ１がシフトレジスタ部
３−２に入力される度に、ラッチタイミングを示すラッ
チタイミンク信号Ｓ９を出力する。バイト並列化リセッ
ト部２−３は、バイト同期イネーブル信号Ｓ３がイネー
ブルの状態時に、検出を示すパターン検出信号Ｓ５の入
力に応じてバイト並列化リセット信号Ｓ１０を出力し、
ラッチタイミング生成部３−２の初期化を行う。この初
期化によって、ラッチタイミング信号Ｓ９が示すラッチ
タイミングは、ＳＤＨフレーム信号Ｓ１のバイト境界を
示す。

【０００５】バイトラッチ部３−４は、バイト蓄積ビッ
ト列信号Ｓ８を、ラッチタイミング信号Ｓ９が示すラッ
チタイミングでラッチし、バイト並列化ＳＤＨフレーム
信号Ｓ４として出力する。このように、従来の技術によ
って実現されたバイト同期機能付きデマルチプレクサ回
路には、シフトレジスタ型の、（シフトレジスタ部３−
１）＋（ラッチタイミング生成部３−２）＋（バイトラ
ッチ部３−４）から構成されるデマルチプレクサ回路が
用いられていた。また、デマルチプレクサに用いるシフ
トレジスタ部３−１は、パターン比較部５−１と組み合
わせてパターン検出回路としても用いられていた。

【０００６】

【発明が解決しようとする課題】以上のような状況か
ら、従来の技術によって実現されたバイト同期機能付き
デマルチプレクサ回路で用いられるデマルチプレクサ回
路は、シフトレジスタ型に限定されている。さらにその
シフトレジスタをパターン検出回路と共用するため、汎
用のビットデマルチプレクサ回路を用いることは出来
ず、専用設計を必要とした。このため、バイト同期機能
付きデマルチプレクサ回路を設計する場合、汎用のデマ
ルチプレクサ回路の設計資源を利用できず新たに専用の
デマルチプレクサ回路を設計する必要が生じ、設計を複
雑にしていた。また、シフトレジスタ型のデマルチプレ
クサ回路というタイミングマージンの小さい構成に限定
されるため、その設計が複雑であった。さらに、フレー
ム構成がバイト単位で構成されているためパターン検出
回路で検出するパターン長が１バイトに限定され、１バ
イトより長いパターンの検出は不可能であった。また、
１バイトより短いパターンの検出を行う場合は、設計に
際してシフトレジスタを構成するフリップフロップ（Ｄ
−ＦＦ）の負荷ゲート数がバイト単位で無いためにその
数のばらつきを考慮する必要が生じ、設計を困難にする
要因の１つとなっていた。

【０００７】本発明は、このような間題点を解消するた
めになされたものであって、その目的は設計が容易で、
動作が安定でかつ汎用性のあるバイト同期機能付きデマ
ルチプレクサ回路を提供することにある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては以下の手段を開示している。

【０００９】請求項１は、本発明の基本構成を規定した
ものである。すなわち、バイト同期機能付きデマルチプ
レクサ回路が、ＳＤＨフレーム信号Ｓ１とＳＤＨクロッ
ク信号Ｓ２とを入力し、ＳＤＨフレーム信号Ｓ１から、
ＳＤＨフレーム信号Ｓ１のバイト境界を示す４ビット以
上のあらかじめ定められた固定ビットパターンを検出
し、この検出したことを示すパターン検出信号Ｓ５を出
力するパターン検出部１−１と、ＳＤＨフレーム信号Ｓ
１とＳＤＨクロック信号Ｓ２とバイト同期イネーブル信
号Ｓ３とパターン検出信号Ｓ５とを入力し、バイト同期
イネーブル信号Ｓ３がイネーブルの状態においてパター
ン検出信号Ｓ５が最も新しく検出を示した時点を基準と
して、１バイト分のビット数のＳＤＨフレーム信号Ｓ１
が入力される毎に、ＳＤＨフレーム信号Ｓ１を１バイト
幅で並列化して、バイト並列化ＳＤＨフレーム信号Ｓ４
として出力するバイト並列化部１−２と、の２部分を基
本構成としている。

【００１０】請求項２は、請求項１のバイト同期機能付
きデマルチプレクサ回路において、バイト並列化部は、
１：２デマルチプレクサをツリー状に組み合わせること
によって構成したことを基本構成としている。すなわ
ち、ＳＤＨフレーム信号を１バイト幅に並列化しバイト
並列化ＳＤＨフレーム信号として出力するツリー型デマ
ルチプレクサ部と、ＳＤＨクロック信号を分周したＳＤ
Ｈ分周クロック信号を生成し、ツリー型デマルチプレク
サ部に供給するクロック分周部と、バイト同期イネーブ
ル信号がイネーブルの状態時に検出を示すパターン検出
信号の入力に応じてバイト並列化リセット信号を出力
し、クロック分周部の初期化を行うバイト並列化リセッ
ト部との、４部分を有する回路構成を規定している。

【００１１】請求項３においては、請求項１のバイト同
期機能付きデマルチプレクサ回路において、バイト並列
化部が、ＳＤＨフレーム信号のうちパターン検出部に最
も新しく入力された１バイト分を蓄積し、バイト蓄積ビ
ット列信号として１バイト分を並列信号として出力する
シフトレジスタ部と、１バイト分のＳＤＨフレーム信号
がバイト並列化部に入力される度にラッチタイミング信
号を生成するラッチタイミング生成部と、バイト同期イ
ネーブル信号がイネーブルの状態時に検出を示すパター
ン検出信号の入力に応じてバイト並列化リセット信号を
出力し、ラッチタイミング生成部の初期化を行うバイト
並列化リセット部と、バイト蓄積ビット列信号をラッチ
タイミング信号が示すラッチタイミングでラッチし、バ
イト並列化ＳＤＨフレーム信号として出力するバイトラ
ッチ部との４部分から構成されておいるバイト同期機能
付きデマルチプレクサ回路について規定している。

【００１２】請求項４は請求項１のバイト同期機能付き
デマルチプレクサ回路において、パターン検出部が、Ｓ
ＤＨフレーム信号のうちパターン検出部に最も新しく入
力されたｋビット分（ｋは４以上３２以下の整数）を蓄
積し、蓄積されたビット列と、ＳＤＨフレーム信号にお
いてバイト境界を示すあらかじめ決められた固定ビット
パターンとを比較し、一致を検出した場合に、検出した
ことを示すパターン検出信号を出力する構成を規定した
ものである。

【００１３】請求項５は、請求項４のバイト同期機能付
きデマルチプレクサ回路において、パターン検出部が、
ＳＤＨフレーム信号から、“１１１１０１１０”のパタ
ーン、もしくは、“１１１１０１１０”をｓビット（ｓ
は１以上７以下の整数）の巡回を行ったパターン、もし
くは、“１１１１”のパターン、もしくは、“０１１
０”のパターン、もしくは、“１１１１”のパターンを
含みかつ“１１１１０１１０１１１１”のパターンに含
まれる、５ビット以上かつ７ビット以下のパターン、も
しくは、“０１１０”のパターンを含みかつ“０１１０
１１１１０１１０”のパターンに含まれる５ビット以上
かつ７ビット以下のパターン、もしくは、ＳＤＨフレー
ム信号のフレーム境界を示す９ビット以上のパターン、
のうちのいずれか１つのパターンとの一致を検出するこ
とにより前記の境界を検出する構成について規定したも
のである。

【００１４】

【作用】本発明のバイト同期機能付きデマルチプレクサ
回路においては、入力ＳＤＨフレーム信号を並列化処理
を行う部分と、バイト境界を示す固定ビットパターンの
検出及び並列化処理を行うためのラッチタイミング生成
とを別個の系として構成させているために、デマルチプ
レクサ回路部分とパターン検出回路部分とを別々に設計
することが可能となっている。

【００１５】

【実施の形態】（実施の形態１）図１に本発明を適用し
たバイト同期機能付きデマルチプレクサ回路の基本構成
を示す。本発明におけるバイト同期機能付きデマルチプ
レクサ回路は、フレーム同期信号に含まれる特定のパタ
ーンを検出するパターン検出部１−１と、時系列的にシ
リアルに配列されている伝送信号をパラレル信号の配列
に変換するバイト並列化部１−２とから構成される。パ
ターン検出部１−１は、ＳＤＨフレーム信号Ｓ１とＳＤ
Ｈクロック信号Ｓ２とを入力する。ＳＤＨフレーム信号
Ｓｌから、ＳＤＨフレーム信号Ｓ１のバイト境界を示す
４ビット以上のあらかじめ定められた固定ビットパター
ンを検出し、検出したことを示すパターン検出信号Ｓ５
を出力する。バイト並列化部１−２には、ＳＤＨフレー
ム信号Ｓ１とＳＤＨクロック信号Ｓ２とバイト同期イネ
ーブル信号Ｓ３とパターン検出信号Ｓ５とが入力され
る。バイト同期イネーブル信号Ｓ３がイネーブルの状態
において、パターン検出信号Ｓ５が最も新しく検出を示
した時点を基準として、１バイト分のビット数のＳＤＨ
フレーム信号Ｓ１が入力される毎に、ＳＤＨフレーム信
号Ｓ１を１バイト幅で並列化して、バイト並列化ＳＤＨ
フレーム信号Ｓ４として出力する。バイト同期イネーブ
ル信号Ｓ３がディスエーブルの状態では、バイト同期イ
ネーブル信号Ｓ３がディスエーブルに変化する直前のイ
ネーブル状態をバイト境界の基準としてバイト単位で並
列化し、バイト並列化ＳＤＨフレーム信号Ｓ４として出
力する。

【００１６】（実施の形態２）図２は、図１に示した本
発明の基本構成に、ツリー型デマルチプレクサとＳＤＨ
フレーム信号の境界を検出するための固定パターンとし
て６ビット長パターンを用いる回路構成を適用した場合
のバイト同期機能付きデマルチプレクサ回路の一構成例
である。すなわち、図２に示すバイト同期機能付きデマ
ルチプレクサ回路は、パターン検出部１−１およびバイ
ト並列化部１−２の両回路から構成される。ＳＤＨフレ
ーム信号Ｓ１にはバイトの境界を示す３２ビット長の固
定パターンが含まれており、この中にはＡ１（“１１１
１０１１０”）及びＡ２（“００１０１０００”）の２
種類のパターンを２回ずつ配列して構成されている。

【００１７】パターン検出部１−１は、ＳＤＨフレーム
信号Ｓ１とＳＤＨクロック信号Ｓ２とを入力する。ＳＤ
Ｈフレーム信号Ｓ１から、ＳＤＨフレーム信号Ｓ１のバ
イト境界を示す６ビット長の固定ビットパターン“１１
１１０１”（ＳＤＨフレーム信号のＡ１バイトの上位６
ビットのパターン）を検出し、検出したことを示すパタ
ーン検出信号Ｓ５を出力する。すなわち、図２における
パターン検出部１−１の６個のＤ−フリップフロップ
（Ｄ−ＦＦ）において、ビットパターンがシフトされる
方向に従い右端のＤ−ＦＦに冒頭ビットが来るように上
記パターンが入力された場合にパターン検出信号Ｓ５が
出力される。

【００１８】バイト並列化部１−２には、一般的なツリ
ー型デマルチプレクサ回路を用いている。ＳＤＨフレー
ム信号Ｓ１とＳＤＨクロック信号Ｓ２とバイト同期イネ
ーブル信号Ｓ３とパターン検出信号Ｓ５とを入力し、バ
イト並列化ＳＤＨフレーム信号Ｓ４を８ビット並列信号
として出力する。バイト並列化部１−２は、ツリー型デ
マルチプレクサ部２−１と、クロック分周部２−２と、
バイト並列化リセット部２−３とから構成される。な
お、一般的に用いられているツリー型デマルチプレクサ
回路は、（ツリー型デマルチプレクサ部２−１）＋（ク
ロック分周部２−２）に相当する。ツリー型デマルチプ
レクサ部２−１は、１：２デマルチプレクサ（図２にお
ける１：２ＤＥＭＵＸ）をツリー状に組み合わせること
によって構成され、ＳＤＨフレーム信号Ｓ１を１バイト
幅に並列化し、バイト並列化ＳＤＨフレーム信号Ｓ４と
して出力する。

【００１９】クロック分周部２−２は、ＳＤＨクロック
信号Ｓ２を分周したＳＤＨ分周クロック信号Ｓ６を生成
し、ツリー型デマルチプレクサ部２−１に供給する。バ
イト並列化リセット部２−３は、バイト同期イネーブル
信号Ｓ３がイネーブルの状態である時に、上記固定部ビ
ットパターン検出を示すパターン検出信号Ｓ５の入力に
応じてバイト並列化リセット信号Ｓ７を出力し、クロッ
ク分周部２−２の初期化を行う。具体的には、バイト同
期イネーブル信号Ｓ３とパターン検出信号Ｓ５とのＡＮ
Ｄ演算を行い、その出力によってツリー型デマルチプレ
クサのクロック分周用のフリップフロップ（Ｔ−ＦＦ）
のリセットを行う。このリセットは、パターン検出部１
−１で検出したＡ１バイトの次のバイトの先頭ビットが
入力される直前で行われる。このため、リセット以後
は、ＳＤＨフレーム信号Ｓ１をバイト単位で並列化して
バイト並列化ＳＤＨフレーム信号Ｓ４として出力する。

【００２０】（実施の形態３）図３は、図１に示した本
発明の基本構成に、シフトレジスタ型デマルチブレクサ
とＳＤＨフレーム信号の境界を検出するための固定パタ
ーンとして４ビット長パターン検出を行う回路構成を適
用した場合のバイト同期機能付きデマルチプレクサ回路
の一構成例である。本実施の形態３におけるバイト同期
機能付きデマルチプレクサ回路は、パターン検出部１−
１と、バイト並列化部１−２と、から構成される。パタ
ーン検出部１−１は、図２に示した実施の形態２の場合
とパターン検出の論理構成が異なるが図１の場合のよう
にＳＤＨフレーム信号Ｓ１とＳＤＨクロック信号Ｓ２と
を入力する。ＳＤＨフレーム信号Ｓ１から、ＳＤＨフレ
ーム信号Ｓ１のバイト境界を示す固定ビットパターンと
して、本実施の形態３においては４ビット長の固定ビッ
トパターン“０１１０”（ＳＤＨフレーム信号の内、８
ビット構成であるＡ１バイトの下位４ビット）を検出
し、検出したことを示すパターン検出信号Ｓ５を出力す
る。

【００２１】バイト並列化部１−２には、一般的になシ
フトレジスタ型デマルチプレクサ回路を用いている。Ｓ
ＤＨフレーム信号Ｓ１とＳＤＨクロック信号Ｓ２とバイ
ト同期イネーブル信号Ｓ３とパターン検出信号Ｓ５とを
入力し、バイト並列化ＳＤＨフレーム信号Ｓ４を出力す
る。バイト並列化部１−２は、シフトレジスタ部３−１
と、ラッチタイミング生成部３−２と、バイト並列化リ
セット部２−３と、バイトラッチ部３−４とから構成さ
れる。一般的にはシフトレジスタ型デマルチプレクサ回
路は、（シフトレジスタ部３−１）＋（ラッチタイミン
グ生成部３−２）の構成に相当する。シフトレジスタ部
３−１は、ＳＤＨフレーム信号Ｓ１のうちパターン検出
部１−１に最も新しく入力された１バイト分を蓄積し、
バイト蓄積ビット列信号Ｓ８として出力する。

【００２２】ラッチタイミング生成部３−２は、１バイ
ト分のＳＤＨフレーム信号Ｓ１がバイト並列化部１−２
に入力される度に、ラッチタイミング信号Ｓ９を生成す
る。バイト並列化リセット部２−３は、バイト同期イネ
ーブル信号Ｓ３がイネーブルの状態時に、検出を示すパ
ターン検出信号Ｓ５の入力に応じてバイト並列化リセッ
ト信号Ｓ１０を出力し、ラッチタイミング生成部３−２
の初期化を行う。この初期化によって、ラッチタイミン
グ信号Ｓ９が示すラッチタイミングは、ＳＤＨフレーム
信号Ｓ１のバイト境界を示す。バイト同期イネーブル信
号Ｓ３がディスエーブルの状態時には、検出を示すパタ
ーン検出信号Ｓ５が入力された場合であってもラッチタ
イミング生成部３−２の初期化が行われることはない。
バイトラッチ部３−４は、バイト蓄積ビット列信号Ｓ８
をラッチタイミング信号Ｓ９が示すラッチタイミングで
ラッチし、バイト単位に並列化されたバイト並列化ＳＤ
Ｈフレーム信号Ｓ４を出力する。

【００２３】（実施の形態４）；図４は、図１に示した
本発明の基本構成に対し、シフトレジスタ型デマルチプ
レクサと３２ビット長パターン検出回路を適用した場合
のバイト同期機能付きデマルチプレクサ回路の一構成例
である。バイト同期機能付きデマルチプレクサ回路は、
パターン検出部１−１と、バイト並列化部１−２とから
構成される。

【００２４】パターン検出部１−１には、ＳＤＨフレー
ム信号Ｓ１とＳＤＨクロック信号Ｓ２とを入力する。Ｓ
ＤＨフレーム信号Ｓ１から、ＳＤＨフレーム信号Ｓ１の
バイト境界を示す３２ビット長の固定ビットパターンＡ
１（“１１１１０１１０”）＋Ａ１（“１１１１０１１
０”）＋Ａ２（“００１０１０００”）＋Ａ２（“００
１０１０００”）を検出し、検出したことを示すパター
ン検出信号Ｓ５を出力する。パターン検出信号Ｓ５は、
バイト境界を示すタイミング信号としてのみならず、フ
レーム境界を示すタイミング信号としても用いることが
できる。バイト並列化部１−２には、一般的に用いられ
ているシフトレジスタ型デマルチプレクサ回路が用いら
れており、実施の形態３のバイト並列化部１−２と同じ
回路構成である。

【００２５】

【発明の効果】本発明のバイト同期機能付きデマルチプ
レクサ回路では、シフトレジスタをデマルチプレクサ回
路とパターン検出回路に共用するのではなく、デマルチ
プレクサ回路とパターン検出回路を分離し、ＳＤＨフレ
ーム信号を各回路に分岐して入力する。分離して形成さ
れたデマルチプレクサはシフトレジスタ型に限定され
ず、リセットによって並列化のタイミングを外部から制
御可能なデマルチプレクサであればよい。また分離して
形成されたパターン検出回路は１バイト長のパターンの
検出に限定されず、４ビット以上のバイト境界を特定可
能なパターンとの一致を検出する回路であればよい。こ
のため、デマルチプレクサ回路部分とパターン検出回路
部分を個別に設計することが可能となる。

【００２６】さらに、デマルチプレクサ回路部分に既存
の汎用デマルチプレクサ回路を用いることが可能である
ため、高速動作が要求されタイミングマージンが厳しい
デマルチプレクサの設計を省略することができる。ま
た、タイミングマージンの小さいシフトレジスタ型では
なくツリー型を採用することもできるため、設計が容易
化される。さらに、パターン検出回路として、最小パタ
ーン長である４ビットのパターンを検出する回路を採用
することが容易であり、これによって回路規模・消費電
力の削減が可能となる。また、パターン検出回路とし
て、フレーム同期パターンである４バイト長のパターン
を検出する回路を採用することも容易であり、これによ
って機能強化を図ることが可能となる。さらに、デマル
チプレクサ回路−パターン検出回路間を接続する信号
は、ＳＤＨフレーム信号とパターン検出信号のみである
ため、バイト同期機能付きデマルチプレクサ回路の配線
が容易化される。したがって、本発明の適用は、バイト
同期機能付きデマルチプレクサ回路の設計を大幅に容易
化することができる優れた効果を有する。

【図面の簡単な説明】

【図１】本発明によるバイト同期機能付デマルチプレク
サ回路の基本構成図。

【図２】本発明によるツリー型デマルチプレクサを用い
た第１の実施の形態による回路図。

【図３】本発明によるシフトレジスタを用いた第２の実
施の形態による回路図。

【図４】３２ビット固定パターンの検出回路を用いた第
３の実施の形態による回路図。

【図５】従来の技術によるバイト同期機能付デマルチプ
レクサの１例を示す回路図。

【符号の説明】

１−１: パターン検出部 １−２： バイ
ト並列化部 ２−１：ツリー型デマルチプレクサ部 ２−２： クロ
ック分周部 ２−３：バイト並列化リセット部 ３−１： シフ
トレジスタ部 ３−２：ラッチタイミング生成部 ３−３： バイ
トラッチ部 ５−１：パターン比較部 Ｓ１ ：ＳＨＤフレーム信号 Ｓ２ ：ＳＨＤ
クロック信号 Ｓ３ ：バイト期間イネーブル信号 Ｓ４ ：バイト並列化ＳＨＤフレーム信号 Ｓ５ ：パターン検出信号 Ｓ６ ：ＳＨＤ
分周クロック信号 Ｓ７ ：バイト並列化リセット信号 Ｓ８ ：バイト
蓄積ビット列信号 Ｓ９ ：ラッチタイミング信号 Ｓ１０：バイト
並列化リセット信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−169297（ＪＰ，Ａ) 特開 平８−340328（ＪＰ，Ａ) 特開 平５−300138（ＪＰ，Ａ) 特開 平９−181697（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/00 - 3/26 H04L 5/22 - 5/26 H03M 9/00 H04L 7/08 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】ビット列として表現されたＳＤＨフレーム
   信号と、該ＳＤＨフレーム信号に同期するＳＤＨクロッ
   ク信号と、バイト同期機能のイネーブルと、ディスエー
   ブルを指示するバイト同期イネーブル信号とを入力し、
   該バイト同期イネーブル信号がイネーブルのとき、該Ｓ
   ＤＨフレーム信号からバイト境界を検出し、検出後に入
   力する該ＳＤＨフレーム信号を、検出したバイト境界を
   基準としてバイト単位で並列化して、バイト並列化ＳＤ
   Ｈフレーム信号を出力し、該バイト同期イネーブル信号
   がディスエーブルのとき、該バイト同期イネーブル信号
   がディスエーブルに変化する直前のバイト境界を基準と
   してバイト単位で並列化して、バイト並列化ＳＤＨフレ
   ーム信号を出力するバイト同期機能付きデマルチプレク
   サ回路において、バイト同期機能付きデマルチプレクサ
   回路が、該ＳＤＨフレーム信号と該ＳＤＨクロック信号
   とを入力し、該ＳＤＨフレーム信号から、該ＳＤＨフレ
   ーム信号のバイト境界を示す４ビット以上のあらかじめ
   決められた固定ビットパターンを検出し、検出したこと
   を示すパターン検出信号を出力するパターン検出部と、
   該ＳＤＨフレーム信号と該ＳＤＨクロック信号と該バイ
   ト同期イネーブル信号と該パターン検出信号とを入力
   し、該バイト同期イネーブル信号がイネーブルの状態に
   おいて該パターン検出信号が最も新しく検出を示した時
   点を基準として、１バイト分のビット数の該ＳＤＨフレ
   ーム信号が入力される毎に、該ＳＤＨフレーム信号を１
   バイト幅で並列化し、該バイト並列化ＳＤＨフレーム信
   号として出力するバイト並列化部と、から構成されてい
   ることを特徴とするバイト同期機能付きデマルチプレク
   サ回路。
2. 【請求項２】請求項１のバイト同期機能付きデマルチプ
   レクサ回路において、該バイト並列化部が、１：２デマ
   ルチプレクサをツリー状に組み合わせることによって構
   成され、該ＳＤＨフレーム信号を１バイト幅に並列化し
   バイト並列化ＳＤＨフレーム信号として出力するツリー
   型デマルチプレクサ部と、該ＳＤＨクロック信号を分周
   したＳＤＨ分周クロック信号を生成し、該ツリー型デマ
   ルチプレクサ部に供給するクロック分周部と、該バイト
   同期イネーブル信号がイネーブルの状態時に検出を示す
   該パターン検出信号の入力に応じて該バイト並列化リセ
   ット信号を出力し、該クロック分周部の初期化を行うバ
   イト並列化リセット部と、で構成していることを特徴と
   するバイト同期機能付きデマルチプレクサ回路。
3. 【請求項３】請求項１のバイト同期機能付きデマルチプ
   レクサ回路において、該バイト並列化部が、該ＳＤＨフ
   レーム信号のうちパターン検出部に最も新しく入力され
   た１バイト分を蓄積し、バイト蓄積ビット列信号として
   出力するシフトレジスタ部と、１バイト分の該ＳＤＨフ
   レーム信号が該バイト並列化部に入力される度にラッチ
   タイミング信号を生成するラッチタイミング生成部と、
   該バイト同期イネーブル信号がイネーブルの状態時に検
   出を示す該パターン検出信号の入力に応じてバイト並列
   化リセット信号を出力し、該ラッチタイミング生成部の
   初期化を行うバイト並列化リセット部と、バイト蓄積ビ
   ット列信号を該ラッチタイミング信号が示すラッチタイ
   ミングでラッチし、バイト並列化ＳＤＨフレーム信号と
   して出力するバイトラッチ部と、から構成されることを
   特徴とするバイト同期機能付きデマルチプレクサ回路。
4. 【請求項４】請求項１のバイト同期機能付きデマルチプ
   レクサ回路において、該パターン検出部が、該ＳＤＨフ
   レーム信号のうち該パターン検出部に最も新しく入力さ
   れたｋビット分（ｋは４以上３２以下の整数）を蓄積
   し、蓄積されたビット列と、該ＳＤＨフレーム信号にお
   いてバイト境界を示すあらかじめ定められた固定ビット
   パターンとを比較し、一致を検出した場合に、該境界を
   検出したことを示す該パターン検出信号を出力すること
   を特徴とするバイト同期機能付きデマルチプレクサ回
   路。
5. 【請求項５】請求項４のバイト同期機能付きデマルチプ
   レクサ回路において、該パターン検出部が、該ＳＤＨフ
   レーム信号の中から、下記の何れかのパターンを検出
   し、該パターンは、“１１１１０１１０”、もしくは、
   “１１１１０１１０”をｓビット（ｓは１以上７以下の
   整数）の巡回を行ったパターン、もしくは、“１１１
   １”、もしくは、“０１１０”、もしくは、“１１１
   １”パターンを含み、かつ“１１１１０１１０１１１
   １”のパターンに含まれる、５ビット以上かつ７ビット
   以下のパターン、もしくは、“０１１０”のパターンを
   含み、かつ“０１１０１１１１０１１０”のパターンに
   含まれる５ビット以上でかつ７ビット以下のパターン、
   もしくは、ＳＤＨフレーム信号のフレーム境界を示す９
   ビット以上のパターン、のうち何れか１つのパターンで
   あることを特徴とするバイト同期機能付きデマルチプレ
   クサ回路。