JPH0514212A - 可変長符号化回路 - Google Patents
可変長符号化回路Info
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- JPH0514212A JPH0514212A JP3158771A JP15877191A JPH0514212A JP H0514212 A JPH0514212 A JP H0514212A JP 3158771 A JP3158771 A JP 3158771A JP 15877191 A JP15877191 A JP 15877191A JP H0514212 A JPH0514212 A JP H0514212A
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Abstract
(57)【要約】
【目的】 処理速度が速くなってもハード規模を増加さ
せることなく対応できるとともに、複雑な処理系を必要
としない可変長符号化回路を提供する。 【構成】 シリアル／パラレル変換回路３は、クロック
信号ＣＬＫ１で読み込んだデータＶＤをｍ相に展開し、
クロック信号ＣＬＫ２に同期してｍ個のデータＶＤ1 、
ＶＤ2 、…ＶＤm をパラレルに出力する。各データＶＤ
1 、ＶＤ2 、…ＶＤm は可変長符号変換回路５において
最大符号長Ｎビットの可変長符号ＶＬＣ1 、ＶＬＣ2 、
…ＶＬＣm に変換される。シフタ回路７ではこれら可変
長符号を詰めて出力するとともに、Ｎ×ｍビットつまっ
た時点でイネーブル信号を出力する。レジスタ８はこの
イネーブル信号を受けた時のみシフタ回路の出力データ
をラッチして出力する。その結果、Ｎ×ｍビット単位で
連続したＶＬＣデータ列が、クロック信号ＣＬＫ２に同
期して出力される。
せることなく対応できるとともに、複雑な処理系を必要
としない可変長符号化回路を提供する。 【構成】 シリアル／パラレル変換回路３は、クロック
信号ＣＬＫ１で読み込んだデータＶＤをｍ相に展開し、
クロック信号ＣＬＫ２に同期してｍ個のデータＶＤ1 、
ＶＤ2 、…ＶＤm をパラレルに出力する。各データＶＤ
1 、ＶＤ2 、…ＶＤm は可変長符号変換回路５において
最大符号長Ｎビットの可変長符号ＶＬＣ1 、ＶＬＣ2 、
…ＶＬＣm に変換される。シフタ回路７ではこれら可変
長符号を詰めて出力するとともに、Ｎ×ｍビットつまっ
た時点でイネーブル信号を出力する。レジスタ８はこの
イネーブル信号を受けた時のみシフタ回路の出力データ
をラッチして出力する。その結果、Ｎ×ｍビット単位で
連続したＶＬＣデータ列が、クロック信号ＣＬＫ２に同
期して出力される。
Description
【０００１】
【産業上の利用分野】本発明は、画像、音声等の入力デ
ータの可変長符号化処理を行う可変長符号化回路に関す
る。
ータの可変長符号化処理を行う可変長符号化回路に関す
る。
【０００２】
【従来の技術】従来、この種の可変長符号化回路は、図
４に表すように構成されている。
４に表すように構成されている。
【０００３】この可変長符号化回路は、入力端子２６か
ら入力したデータＶＤをクロック信号ＣＬＫに同期して
読み込むレジスタ２１と、このレジスタ２１から出力さ
れる入力データＶＤを可変長符号に変換する可変長符号
変換回路２２と、この可変長符号変換回路２２から出力
された可変長符号の符号長を算出する符号長算出回路２
３と、この符号長算出回路２３により算出された符号長
を基に、可変長符号を一定のビット数Ｎにつめ、Ｎビッ
トつまった状態でイネーブル信号ＥＡを出力するシフタ
回路２４と、このシフタ回路２４からイネーブル信号Ｅ
Ａを受けたときのみシフタ回路２４の出力信号をラッチ
し出力するレジスタ２５とにより構成されている。
ら入力したデータＶＤをクロック信号ＣＬＫに同期して
読み込むレジスタ２１と、このレジスタ２１から出力さ
れる入力データＶＤを可変長符号に変換する可変長符号
変換回路２２と、この可変長符号変換回路２２から出力
された可変長符号の符号長を算出する符号長算出回路２
３と、この符号長算出回路２３により算出された符号長
を基に、可変長符号を一定のビット数Ｎにつめ、Ｎビッ
トつまった状態でイネーブル信号ＥＡを出力するシフタ
回路２４と、このシフタ回路２４からイネーブル信号Ｅ
Ａを受けたときのみシフタ回路２４の出力信号をラッチ
し出力するレジスタ２５とにより構成されている。
【０００４】すなわち、この可変長符号化回路では、ま
ず、入力端子２６から可変長符号化すべきデータＶＤが
入力されると、このデータＶＤは入力端子２７より入力
されるクロック信号ＣＬＫに同期してレジスタ２１に読
み込まれる。このレジスタ２１から出力されたデータＶ
Ｄは、可変長符号変換回路２２により可変長符号ＶＬＣ
に変換される（ここでは最大符号長をＮとする）。同時
に符号長算出回路２３により可変長符号ＶＬＣの符号長
Ｌが算出される。可変長符号ＶＬＣはシフタ回路２４に
入力され、シフタ回路２４では符号長Ｌを基に、１〜Ｎ
の間で符号長の変化する可変長符号ＶＬＣのビット数を
つめてレジスタ２５へ出力するとともに、Ｎビットつま
った状態でイネーブル信号ＥＡを出力する。レジスタ２
５はシフタ回路２４から出力された可変長符号ＶＬＣ
を、シフタ回路２４からのイネーブル信号ＥＡを受けた
ときのみ、入力データをラッチし出力する。レジスタ２
５の出力データは、Ｎビット単位のパラレル信号として
連続した可変長符号列となる。
ず、入力端子２６から可変長符号化すべきデータＶＤが
入力されると、このデータＶＤは入力端子２７より入力
されるクロック信号ＣＬＫに同期してレジスタ２１に読
み込まれる。このレジスタ２１から出力されたデータＶ
Ｄは、可変長符号変換回路２２により可変長符号ＶＬＣ
に変換される（ここでは最大符号長をＮとする）。同時
に符号長算出回路２３により可変長符号ＶＬＣの符号長
Ｌが算出される。可変長符号ＶＬＣはシフタ回路２４に
入力され、シフタ回路２４では符号長Ｌを基に、１〜Ｎ
の間で符号長の変化する可変長符号ＶＬＣのビット数を
つめてレジスタ２５へ出力するとともに、Ｎビットつま
った状態でイネーブル信号ＥＡを出力する。レジスタ２
５はシフタ回路２４から出力された可変長符号ＶＬＣ
を、シフタ回路２４からのイネーブル信号ＥＡを受けた
ときのみ、入力データをラッチし出力する。レジスタ２
５の出力データは、Ｎビット単位のパラレル信号として
連続した可変長符号列となる。
【０００５】
【発明が解決しようとする課題】しかしながら、この可
変長符号化回路では、可変長符号変換回路２２、符号長
算出回路２３およびシフタ回路２４の各動作速度は、デ
ータの入力速度に比べて遅い。このため処理速度（入力
端子２７に入力するクロック信号ＣＬＫの速度）を上げ
て、並列処理を行おうとした場合、たとえば並列数をｍ
とすれば、ハードウェアが単純にｍ倍増加してしまい、
そのため回路自体が大型化するという問題があった。
変長符号化回路では、可変長符号変換回路２２、符号長
算出回路２３およびシフタ回路２４の各動作速度は、デ
ータの入力速度に比べて遅い。このため処理速度（入力
端子２７に入力するクロック信号ＣＬＫの速度）を上げ
て、並列処理を行おうとした場合、たとえば並列数をｍ
とすれば、ハードウェアが単純にｍ倍増加してしまい、
そのため回路自体が大型化するという問題があった。
【０００６】また、従来の可変長符号化回路では、並列
処理を行うためには、可変長すべき入力データＶＤ列
を、並列処理の単位に区切る必要がある。しかしなが
ら、この区切られた入力データＶＤに対して可変長符号
化を行った場合、従来の可変長符号化回路では、出力さ
れる可変長符号列の長さが並列処理単位で異なるため、
これらの結果を最終的に多重化する複雑な処理系がさら
に必要となるという問題もあった。
処理を行うためには、可変長すべき入力データＶＤ列
を、並列処理の単位に区切る必要がある。しかしなが
ら、この区切られた入力データＶＤに対して可変長符号
化を行った場合、従来の可変長符号化回路では、出力さ
れる可変長符号列の長さが並列処理単位で異なるため、
これらの結果を最終的に多重化する複雑な処理系がさら
に必要となるという問題もあった。
【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、処理速度が速くなってもハード規模
を増加させることなく対応できるとともに、複雑な処理
系を必要としない可変長符号化回路を提供することにあ
る。
ので、その目的は、処理速度が速くなってもハード規模
を増加させることなく対応できるとともに、複雑な処理
系を必要としない可変長符号化回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明による可変長符号
化回路は、一定周期の第１のクロック信号をｍ分周して
第２のクロック信号に変換する分周回路と、入力データ
を前記第１のクロック信号に同期して読み込み、前記第
２のクロック信号の速度でｍ個同時にパラレルに出力す
るシリアル／パラレル変換回路と、このシリアル／パラ
レル変換回路から出力されるｍ個のデータをそれぞれ可
変長符号に変換する可変長符号変換回路と、この可変長
符号変換回路から出力された可変長符号の符号長の合計
を算出する符号長算出回路と、この符号長算出回路から
出力された符号長を基に、前記可変長符号を一定のビッ
ト数Ｎにつめて出力するとともに、Ｎビットつまった状
態でイネーブル信号を出力するシフタ回路と、このシフ
タ回路から出力されたイネーブル信号を受けたときのみ
前記シフタ回路の出力データをラッチして出力するレジ
スタとを備えている。
化回路は、一定周期の第１のクロック信号をｍ分周して
第２のクロック信号に変換する分周回路と、入力データ
を前記第１のクロック信号に同期して読み込み、前記第
２のクロック信号の速度でｍ個同時にパラレルに出力す
るシリアル／パラレル変換回路と、このシリアル／パラ
レル変換回路から出力されるｍ個のデータをそれぞれ可
変長符号に変換する可変長符号変換回路と、この可変長
符号変換回路から出力された可変長符号の符号長の合計
を算出する符号長算出回路と、この符号長算出回路から
出力された符号長を基に、前記可変長符号を一定のビッ
ト数Ｎにつめて出力するとともに、Ｎビットつまった状
態でイネーブル信号を出力するシフタ回路と、このシフ
タ回路から出力されたイネーブル信号を受けたときのみ
前記シフタ回路の出力データをラッチして出力するレジ
スタとを備えている。
【０００９】本発明の可変長符号化回路では、前記可変
長符号変換回路は、入力したｍ個のデータを可変長符号
に変換してまとめてシフタ回路に出力し、また前記シフ
タ回路およびレジスタはそれぞれ第２のクロック信号の
速度で動作するものである。
長符号変換回路は、入力したｍ個のデータを可変長符号
に変換してまとめてシフタ回路に出力し、また前記シフ
タ回路およびレジスタはそれぞれ第２のクロック信号の
速度で動作するものである。
【００１０】この構成により本発明の可変長符号化回路
では、シリアル／パラレル変換回路が、第１のクロック
信号に同期して読み込んだデータをｍ相に展開し、分周
回路によりｍ分周された第２のクロック信号に同期して
ｍ個のデータ出力する。このシリアル／パラレル変換回
路よりｍ相にパラレル出力された各データは、それぞれ
可変長符号変換回路および符号長算出回路に入力され
る。可変長符号変換回路では、入力されたデータを最大
符号長Ｎビットの可変長符号に変換して同時にシフタ回
路へ出力する。また符号長算出回路は、変換された可変
長符号長の合計をシフタ回路へ出力する。シフタ回路
は、符号長算出回路から出力された符号長を基に、可変
長符号をつめて出力するとともに、Ｎビットつまった状
態でイネーブル信号を出力する。このようなシフタ回路
の処理により、レジスタの出力点で見た場合、Ｎ×ｍビ
ット単位で連続したデータ列が、シフタ回路からイネー
ブル信号が出力されるごとに、第２のクロック信号に同
期して出力される。
では、シリアル／パラレル変換回路が、第１のクロック
信号に同期して読み込んだデータをｍ相に展開し、分周
回路によりｍ分周された第２のクロック信号に同期して
ｍ個のデータ出力する。このシリアル／パラレル変換回
路よりｍ相にパラレル出力された各データは、それぞれ
可変長符号変換回路および符号長算出回路に入力され
る。可変長符号変換回路では、入力されたデータを最大
符号長Ｎビットの可変長符号に変換して同時にシフタ回
路へ出力する。また符号長算出回路は、変換された可変
長符号長の合計をシフタ回路へ出力する。シフタ回路
は、符号長算出回路から出力された符号長を基に、可変
長符号をつめて出力するとともに、Ｎビットつまった状
態でイネーブル信号を出力する。このようなシフタ回路
の処理により、レジスタの出力点で見た場合、Ｎ×ｍビ
ット単位で連続したデータ列が、シフタ回路からイネー
ブル信号が出力されるごとに、第２のクロック信号に同
期して出力される。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１２】図１は、本発明の一実施例に係る可変長符
号化回路の構成を表すものである。この可変長符号化回
路は、入力端子２から入力される第１のクロック信号Ｃ
ＬＫ１（周波数ＴＨｚ）をｍ分周して第２のクロック信
号ＣＬＫ２に変換する分周回路４と、入力端子１から入
力する入力データＶＤを第１のクロック信号ＣＬＫに同
期して読み込んだ後、第２のクロック信号の速度でｍ個
同時にパラレルに出力するシリアル／パラレル変換回路
３と、このシリアル／パラレル変換回路３から出力され
るｍ個のデータをまとめて可変長符号に変換する可変長
符号変換回路５と、この可変長符号変換回路５から出力
された可変長符号の符号長の総和を算出する符号長算出
回路６と、この符号長算出回路６により算出された符号
長を基に、前記可変長符号を一定のビット数Ｎにつめ、
Ｎビットつまった状態でイネーブル信号ＥＡを出力する
シフタ回路７と、このシフタ回路７から出力されたイネ
ーブル信号ＥＡを受けたときのみシフタ回路７の出力デ
ータをラッチして出力するレジスタ８とにより構成され
ている。
号化回路の構成を表すものである。この可変長符号化回
路は、入力端子２から入力される第１のクロック信号Ｃ
ＬＫ１（周波数ＴＨｚ）をｍ分周して第２のクロック信
号ＣＬＫ２に変換する分周回路４と、入力端子１から入
力する入力データＶＤを第１のクロック信号ＣＬＫに同
期して読み込んだ後、第２のクロック信号の速度でｍ個
同時にパラレルに出力するシリアル／パラレル変換回路
３と、このシリアル／パラレル変換回路３から出力され
るｍ個のデータをまとめて可変長符号に変換する可変長
符号変換回路５と、この可変長符号変換回路５から出力
された可変長符号の符号長の総和を算出する符号長算出
回路６と、この符号長算出回路６により算出された符号
長を基に、前記可変長符号を一定のビット数Ｎにつめ、
Ｎビットつまった状態でイネーブル信号ＥＡを出力する
シフタ回路７と、このシフタ回路７から出力されたイネ
ーブル信号ＥＡを受けたときのみシフタ回路７の出力デ
ータをラッチして出力するレジスタ８とにより構成され
ている。
【００１３】次に、この可変長符号化回路の動作につい
て説明する。まず、入力端子１に可変長符号化すべきデ
ータＶＤが入力される。このデータＶＤは入力端子２に
入力されるＴＨｚのクロック信号ＣＬＫ１に同期してシ
リアル／パラレル変換回路３に読み込まれる。一方、分
周回路４は、クロック信号ＣＬＫ１をｍ分周してクロッ
ク信号ＣＬＫ２に変換する。このクロック信号ＣＬＫ２
は、シリアル／パラレル変換回路３、シフタ回路７およ
びレジスタ８にそれぞれ供給される。
て説明する。まず、入力端子１に可変長符号化すべきデ
ータＶＤが入力される。このデータＶＤは入力端子２に
入力されるＴＨｚのクロック信号ＣＬＫ１に同期してシ
リアル／パラレル変換回路３に読み込まれる。一方、分
周回路４は、クロック信号ＣＬＫ１をｍ分周してクロッ
ク信号ＣＬＫ２に変換する。このクロック信号ＣＬＫ２
は、シリアル／パラレル変換回路３、シフタ回路７およ
びレジスタ８にそれぞれ供給される。
【００１４】シリアル／パラレル変換回路３は、クロッ
ク信号ＣＬＫ１で読み込んだデータＶＤをｍ相に展開
し、分周回路４によりＴ／ｍＨｚに分周されたクロック
信号ＣＬＫ２に同期してｍ個のデータＶＤ1 、ＶＤ2 、
…ＶＤm をパラレルに出力する。このようなｍ相展開の
処理を行うことにより、これ以後の可変長符号化の処理
速度を、クロック信号ＣＬＫ１の１／ｍであるクロック
信号ＣＬＫ２に下げることができ、可変長符号化回路
５、符号長算出回路６およびシフタ回路７の処理速度に
合わせることができる。
ク信号ＣＬＫ１で読み込んだデータＶＤをｍ相に展開
し、分周回路４によりＴ／ｍＨｚに分周されたクロック
信号ＣＬＫ２に同期してｍ個のデータＶＤ1 、ＶＤ2 、
…ＶＤm をパラレルに出力する。このようなｍ相展開の
処理を行うことにより、これ以後の可変長符号化の処理
速度を、クロック信号ＣＬＫ１の１／ｍであるクロック
信号ＣＬＫ２に下げることができ、可変長符号化回路
５、符号長算出回路６およびシフタ回路７の処理速度に
合わせることができる。
【００１５】クロック信号ＣＬＫ２の周期でシリアル／
パラレル変換回路３よりｍ相にパラレル出力された各デ
ータＶＤ1 、ＶＤ2 、…ＶＤm は、それぞれ可変長符号
変換回路５および符号長算出回路６に入力される。可変
長符号変換回路５では、入力されたデータＶＤ1 、ＶＤ
2 、…ＶＤm に対する最大符号長Ｎビットの可変長符号
ＶＬＣ1 、ＶＬＣ2 、…ＶＬＣm を同時にシフタ回路７
へ出力する。
パラレル変換回路３よりｍ相にパラレル出力された各デ
ータＶＤ1 、ＶＤ2 、…ＶＤm は、それぞれ可変長符号
変換回路５および符号長算出回路６に入力される。可変
長符号変換回路５では、入力されたデータＶＤ1 、ＶＤ
2 、…ＶＤm に対する最大符号長Ｎビットの可変長符号
ＶＬＣ1 、ＶＬＣ2 、…ＶＬＣm を同時にシフタ回路７
へ出力する。
【００１６】可変長符号変換回路５から出力される可変
長符号の総和は、図２に表すように最大Ｎ×ｍビットと
なる。そのビット数Ｎ×ｍに満たない場合は、上位ビッ
トづめで出力される。また符号長算出回路６は、変換さ
れた可変長符号ＶＬＣ1 、ＶＬＣ2 、…ＶＬＣm の各符
号長の合計Ｌを出力する。この符号長算出回路６から出
力された符号長の合計Ｌはシフタ回路７に入力される。
長符号の総和は、図２に表すように最大Ｎ×ｍビットと
なる。そのビット数Ｎ×ｍに満たない場合は、上位ビッ
トづめで出力される。また符号長算出回路６は、変換さ
れた可変長符号ＶＬＣ1 、ＶＬＣ2 、…ＶＬＣm の各符
号長の合計Ｌを出力する。この符号長算出回路６から出
力された符号長の合計Ｌはシフタ回路７に入力される。
【００１７】ここで、可変長符号変換回路５より出力さ
れるＶＬＣの符号長（つまり、符号長算出回路６より出
力される符号長Ｌ）は、最小ｍビット〜最大Ｎ×ｍビッ
トまで変化し、しかも符号長Ｌはほとんどの場合Ｎ×ｍ
ビットより小さいため、図２に示すように、無効データ
９が存在する。
れるＶＬＣの符号長（つまり、符号長算出回路６より出
力される符号長Ｌ）は、最小ｍビット〜最大Ｎ×ｍビッ
トまで変化し、しかも符号長Ｌはほとんどの場合Ｎ×ｍ
ビットより小さいため、図２に示すように、無効データ
９が存在する。
【００１８】この無効データ９はシフタ回路７により取
り除かれ、可変長符号ＶＬＣ1 、ＶＬＣ2 、…ＶＬＣm
のデータのみがつめて出力される。具体的には、図３の
Ａ、Ｂに示すように、クロック信号ＣＬＫ２の周期でシ
フタ回路７に入力される可変長符号ＶＬＣ1 、ＶＬ
Ｃ2 、…ＶＬＣm の符号長をＬ1 、Ｌ2 、Ｌ3 …とした
とき、これらＬ1 、Ｌ2 、Ｌ3 …の累計がＮ×ｍビット
を越えた時点で、シフタ回路７からはＮ×ｍビットつま
った可変長符号ＶＬＣデータが出力されることになる。
そこで、このときにシフタ回路７よりイネーブル信号Ｅ
Ａを出力し、このイネーブル信号ＥＡが出たとき（図４
のＣの状態）のみ、レジスタ８によりシフタ回路７の出
力が読み込まれる。さらに、残ったＶＬＣデータ（図４
のＣの状態における斜線部１０）を上位ビットへシフト
する（図４のＤの状態）。
り除かれ、可変長符号ＶＬＣ1 、ＶＬＣ2 、…ＶＬＣm
のデータのみがつめて出力される。具体的には、図３の
Ａ、Ｂに示すように、クロック信号ＣＬＫ２の周期でシ
フタ回路７に入力される可変長符号ＶＬＣ1 、ＶＬ
Ｃ2 、…ＶＬＣm の符号長をＬ1 、Ｌ2 、Ｌ3 …とした
とき、これらＬ1 、Ｌ2 、Ｌ3 …の累計がＮ×ｍビット
を越えた時点で、シフタ回路７からはＮ×ｍビットつま
った可変長符号ＶＬＣデータが出力されることになる。
そこで、このときにシフタ回路７よりイネーブル信号Ｅ
Ａを出力し、このイネーブル信号ＥＡが出たとき（図４
のＣの状態）のみ、レジスタ８によりシフタ回路７の出
力が読み込まれる。さらに、残ったＶＬＣデータ（図４
のＣの状態における斜線部１０）を上位ビットへシフト
する（図４のＤの状態）。
【００１９】このようなシフタ回路７の処理により、レ
ジスタ８の出力点で見た場合、Ｎ×ｍビット単位で連続
したＶＬＣデータ列が、シフタ回路７からイネーブル信
号ＥＡが出力されるごとに、クロック信号ＣＬＫ２に同
期して出力される。
ジスタ８の出力点で見た場合、Ｎ×ｍビット単位で連続
したＶＬＣデータ列が、シフタ回路７からイネーブル信
号ＥＡが出力されるごとに、クロック信号ＣＬＫ２に同
期して出力される。
【００２０】このように本実施例の可変長符号化回路に
おいては、ハード規模をｍ倍することなく、ｍ並列で可
変長符号化を行った場合と同様に、処理速度を１／ｍに
下げることが可能となる。
おいては、ハード規模をｍ倍することなく、ｍ並列で可
変長符号化を行った場合と同様に、処理速度を１／ｍに
下げることが可能となる。
【００２１】また、並列処理を行う場合は、従来の可変
長符号化回路では、可変長すべき入力データＶＤ列を、
並列処理の単位に区切る必要があり、この区切られた入
力データに対して可変長符号化を行った場合、出力され
る可変長符号列の長さが並列処理単位で異なるため、こ
れらの結果を最終的に多重化する複雑な処理系が必要で
あったが、本実施例の可変長符号化回路ではそれを必要
しないので、高速処理が可能となる。
長符号化回路では、可変長すべき入力データＶＤ列を、
並列処理の単位に区切る必要があり、この区切られた入
力データに対して可変長符号化を行った場合、出力され
る可変長符号列の長さが並列処理単位で異なるため、こ
れらの結果を最終的に多重化する複雑な処理系が必要で
あったが、本実施例の可変長符号化回路ではそれを必要
しないので、高速処理が可能となる。
【００２２】
【発明の効果】以上説明したように本発明の可変長符号
化回路によれば、シリアル／パラレル変換回路におい
て、第１のクロック信号に同期して読み込んだデータを
ｍ相に展開し、分周回路によりｍ分周された第２のクロ
ック信号に同期してｍ個のデータを出力するとともに、
このシリアル／パラレル変換回路より出力された各デー
タを、可変長符号変換回路において最大符号長Ｎビット
の可変長符号を同時に出力し、一方可変符号長算出回路
において可変長符号長の合計を算出し、符号長算出回路
から出力された符号長を基に、シフタ回路において可変
長符号をつめて出力するとともにＮビットつまった状態
でイネーブル信号を出力し、かつレジスタにおいてシフ
タ回路から出力されたイネーブル信号を受けたときのみ
シフタ回路の出力データをラッチし出力するようにした
ので、処理速度が速くなってもハード規模を増加するこ
となく対応できる。また、従来の場合には並列処理を行
うためには、可変長すべき入力データ列を、並列処理の
単位に区切る必要があり、この区切られた入力データに
対して可変長符号化を行った場合、出力される可変長符
号列の長さが並列処理単位で異なるため、これらの結果
を最終的に多重化する複雑な処理系が必要となるが、本
発明の可変長符号化回路ではこのような複雑な処理系を
必要としない。
化回路によれば、シリアル／パラレル変換回路におい
て、第１のクロック信号に同期して読み込んだデータを
ｍ相に展開し、分周回路によりｍ分周された第２のクロ
ック信号に同期してｍ個のデータを出力するとともに、
このシリアル／パラレル変換回路より出力された各デー
タを、可変長符号変換回路において最大符号長Ｎビット
の可変長符号を同時に出力し、一方可変符号長算出回路
において可変長符号長の合計を算出し、符号長算出回路
から出力された符号長を基に、シフタ回路において可変
長符号をつめて出力するとともにＮビットつまった状態
でイネーブル信号を出力し、かつレジスタにおいてシフ
タ回路から出力されたイネーブル信号を受けたときのみ
シフタ回路の出力データをラッチし出力するようにした
ので、処理速度が速くなってもハード規模を増加するこ
となく対応できる。また、従来の場合には並列処理を行
うためには、可変長すべき入力データ列を、並列処理の
単位に区切る必要があり、この区切られた入力データに
対して可変長符号化を行った場合、出力される可変長符
号列の長さが並列処理単位で異なるため、これらの結果
を最終的に多重化する複雑な処理系が必要となるが、本
発明の可変長符号化回路ではこのような複雑な処理系を
必要としない。
【図１】本発明の一実施例に係る可変長符号化回路の構
成を表す図である。
成を表す図である。
【図２】可変長符号の一例を表す図である。
【図３】図１に示したシフタ回路の動作を説明するため
の図である。
の図である。
【図４】従来の可変長符号化回路の構成を表す図であ
る。
る。
１、２ 入力端子
３ シリアル／パラレル変換回路
４ 分周回路
５ 可変長符号変換回路
６ 符号長算出回路
７ シフタ回路
８ レジスタ
Claims (3)
- 【請求項１】 一定周期の第１のクロック信号をｍ分周
して第２のクロック信号に変換する分周回路と、 入力データを前記第１のクロック信号に同期して読み込
み、前記第２のクロック信号の速度でｍ個同時にパラレ
ルに出力するシリアル／パラレル変換回路と、 このシリアル／パラレル変換回路から出力されるｍ個の
データをそれぞれ可変長符号に変換する可変長符号変換
回路と、 この可変長符号変換回路から出力された可変長符号の符
号長の合計を算出する符号長算出回路と、 この符号長算出回路から出力された符号長を基に、前記
可変長符号を一定のビット数Ｎにつめて出力するととも
に、Ｎビットつまった状態でイネーブル信号を出力する
シフタ回路と、 このシフタ回路から出力されたイネーブル信号を受けた
ときのみ前記シフタ回路の出力データをラッチして出力
するレジスタとを具備したことを特徴とする可変長符号
化回路。 - 【請求項２】 前記可変長符号変換回路は、入力したｍ
個のデータを可変長符号に変換してまとめてシフタ回路
に出力することを特徴とする請求項１記載の可変長符号
化回路。 - 【請求項３】 前記シフタ回路およびレジスタはそれぞ
れ第２のクロック信号の速度で動作することを特徴とす
る請求項１記載の可変長符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158771A JPH0514212A (ja) | 1991-06-28 | 1991-06-28 | 可変長符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158771A JPH0514212A (ja) | 1991-06-28 | 1991-06-28 | 可変長符号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514212A true JPH0514212A (ja) | 1993-01-22 |
Family
ID=15678986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3158771A Pending JPH0514212A (ja) | 1991-06-28 | 1991-06-28 | 可変長符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514212A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013098780A (ja) * | 2011-11-01 | 2013-05-20 | Fujitsu Ltd | 可変長符号化装置及び可変長復号装置 |
-
1991
- 1991-06-28 JP JP3158771A patent/JPH0514212A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013098780A (ja) * | 2011-11-01 | 2013-05-20 | Fujitsu Ltd | 可変長符号化装置及び可変長復号装置 |
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