JPH05315967A - デコード回路 - Google Patents
デコード回路Info
- Publication number
- JPH05315967A JPH05315967A JP12154092A JP12154092A JPH05315967A JP H05315967 A JPH05315967 A JP H05315967A JP 12154092 A JP12154092 A JP 12154092A JP 12154092 A JP12154092 A JP 12154092A JP H05315967 A JPH05315967 A JP H05315967A
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- JP
- Japan
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- data
- register
- output
- parallel data
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】シリアルデータをデコードするデコード回路に
対する高速化の制約を軽減し、より高速な動作を実現す
る。 【構成】シリアルデータ１０１を入力とし、入力クロッ
ク１０２に同期してパラレルデータ１０３を出力するシ
フトレジスタ１と、その出力１０３を入力とし、入力ク
ロック１０４に同期してデータ１０５を出力するレジス
タ２と、レジスタ２より出力されるデータ１０５を入力
として、シフトレジスタ１の出力１０３を、入力クロッ
ク１０２の周波数の１／２の周波数の入力クロック１０
４に同期するデコード信号１０６として出力する複合回
路３とを備えている。
対する高速化の制約を軽減し、より高速な動作を実現す
る。 【構成】シリアルデータ１０１を入力とし、入力クロッ
ク１０２に同期してパラレルデータ１０３を出力するシ
フトレジスタ１と、その出力１０３を入力とし、入力ク
ロック１０４に同期してデータ１０５を出力するレジス
タ２と、レジスタ２より出力されるデータ１０５を入力
として、シフトレジスタ１の出力１０３を、入力クロッ
ク１０２の周波数の１／２の周波数の入力クロック１０
４に同期するデコード信号１０６として出力する複合回
路３とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はデコード回路に関し、特
にコンピュータの主記憶装置などに用いられる磁気ディ
スク装置等に使用されるデコード回路に関する。
にコンピュータの主記憶装置などに用いられる磁気ディ
スク装置等に使用されるデコード回路に関する。
【０００２】
【従来の技術】従来のこの種のデコード回路について、
図３および図４（ａ），（ｂ），（ｃ）および（ｄ）を
用いて説明する。ここでは、シフトレジスタ１の出力が
８ビットであるデコード回路を例にとっている。従来の
デコード回路は、シリアルデータ１０１を入力し、入力
クロック１０２を介してパラレルデータ１０３に変換す
るシフトレジスタ１と、そのシフトレジスタ２１から出
力されるパラレルデータ１０３を入力とし、デコードを
行う複合回路３とにより構成されている。図４（ａ），
（ｂ），（ｃ）および（ｄ）は、データ長が１６ビット
のシリアルデータ１０１を入力した場合のタイミングチ
ャートである。入力シリアルデータ１０１が、Ｄ１５か
ら順に１ビットずつ入力クロック１０２に同期してシフ
トレジスタ１に入力されると、パラレルデータ１０３に
変換されて出力される。この例では、シフトレジスタ１
の出力のパラレルデータ１０３は、データ入力後入力ク
ロック１０２の３サイクル分遅れて出力されるように設
計されている。図４（ａ），（ｂ），（ｃ）および
（ｄ）においては、入力されたシリアルデータ１０１
が、シフトレジスタ１の出力として、ｔ５のタイミング
でＤ１５−１４が現われ、ｔ６のタイミングでＤ１５−
１３が現われるということを示している。このパラレル
データ１０２が複合回路３に入力されると、デコードが
行われデータが生成されて４ビットのデコード信号１０
６が出力される。このデコード結果は、パラレルデータ
１０３の入力後２サイクル遅れて出力されるように設計
してある。ここで、この符号化方式では、パラレルデー
タ１０３の最下位ビットが、偶数番号のタイミングで２
ビットなら１ビットに、４ビットなら２ビットに変換さ
れるので、ｔ７のタイミングで入力シリアルデータ１０
１のＤ１５−１４がデコード信号１０６のＲＤ７に、ｔ
９のタイミングでＤ１５−１２がＲＤ７−６というよう
に変換され、デコード信号１０６として出力される。ま
た、パラレルデータ１０３の最下位ビットが奇数番号の
タイミング、例えば、図４（ｃ）におけるＤ１５−１
３、またはＤ１５−１１のようなタイミングでは、ビッ
トの位置がずれるため無効なデータ出力される。
図３および図４（ａ），（ｂ），（ｃ）および（ｄ）を
用いて説明する。ここでは、シフトレジスタ１の出力が
８ビットであるデコード回路を例にとっている。従来の
デコード回路は、シリアルデータ１０１を入力し、入力
クロック１０２を介してパラレルデータ１０３に変換す
るシフトレジスタ１と、そのシフトレジスタ２１から出
力されるパラレルデータ１０３を入力とし、デコードを
行う複合回路３とにより構成されている。図４（ａ），
（ｂ），（ｃ）および（ｄ）は、データ長が１６ビット
のシリアルデータ１０１を入力した場合のタイミングチ
ャートである。入力シリアルデータ１０１が、Ｄ１５か
ら順に１ビットずつ入力クロック１０２に同期してシフ
トレジスタ１に入力されると、パラレルデータ１０３に
変換されて出力される。この例では、シフトレジスタ１
の出力のパラレルデータ１０３は、データ入力後入力ク
ロック１０２の３サイクル分遅れて出力されるように設
計されている。図４（ａ），（ｂ），（ｃ）および
（ｄ）においては、入力されたシリアルデータ１０１
が、シフトレジスタ１の出力として、ｔ５のタイミング
でＤ１５−１４が現われ、ｔ６のタイミングでＤ１５−
１３が現われるということを示している。このパラレル
データ１０２が複合回路３に入力されると、デコードが
行われデータが生成されて４ビットのデコード信号１０
６が出力される。このデコード結果は、パラレルデータ
１０３の入力後２サイクル遅れて出力されるように設計
してある。ここで、この符号化方式では、パラレルデー
タ１０３の最下位ビットが、偶数番号のタイミングで２
ビットなら１ビットに、４ビットなら２ビットに変換さ
れるので、ｔ７のタイミングで入力シリアルデータ１０
１のＤ１５−１４がデコード信号１０６のＲＤ７に、ｔ
９のタイミングでＤ１５−１２がＲＤ７−６というよう
に変換され、デコード信号１０６として出力される。ま
た、パラレルデータ１０３の最下位ビットが奇数番号の
タイミング、例えば、図４（ｃ）におけるＤ１５−１
３、またはＤ１５−１１のようなタイミングでは、ビッ
トの位置がずれるため無効なデータ出力される。
【０００３】
【発明が解決しようとする課題】上述した従来のデコー
ド回路においては、シフトレジスタ１の出力が入力クロ
ック１サイクルごとに変化するため、１サイクルごとに
デコードを実行する必要がある。また、データを生成す
るタイミングが入力されるシリアルデータ１０１の周波
数に依存しているため、当該デコード回路をシリアルデ
ータ１０１のスピードに合わせて高速化する必要があ
る。そのため、複雑な回路が必要になり、消費電力が多
くなる等の欠点がある。
ド回路においては、シフトレジスタ１の出力が入力クロ
ック１サイクルごとに変化するため、１サイクルごとに
デコードを実行する必要がある。また、データを生成す
るタイミングが入力されるシリアルデータ１０１の周波
数に依存しているため、当該デコード回路をシリアルデ
ータ１０１のスピードに合わせて高速化する必要があ
る。そのため、複雑な回路が必要になり、消費電力が多
くなる等の欠点がある。
【０００４】
【課題を解決するための手段】本発明のデコード回路
は、入力シリアルデータを、第１のクロック信号に同期
してパラレルデータに変換するシフトレジスタと、前記
シフトレジスタより出力されるパラレルデータを入力し
て、前記第１のクロック信号の周波数の１／ｎ（ｎは１
より大きい整数）の周波数の第２のクロック信号に同期
するパラレルデータに変換して出力するレジスタと、前
記レジスタより出力されるパラレルデータを入力して、
当該パラレルデータのデコードを実行する複合回路と、
を備えて構成される。
は、入力シリアルデータを、第１のクロック信号に同期
してパラレルデータに変換するシフトレジスタと、前記
シフトレジスタより出力されるパラレルデータを入力し
て、前記第１のクロック信号の周波数の１／ｎ（ｎは１
より大きい整数）の周波数の第２のクロック信号に同期
するパラレルデータに変換して出力するレジスタと、前
記レジスタより出力されるパラレルデータを入力して、
当該パラレルデータのデコードを実行する複合回路と、
を備えて構成される。
【０００５】なお、前記レジスタにおいて、第２のクロ
ック信号の周波数は、第１のクロック周波数の１／２に
設定してもよい。
ック信号の周波数は、第１のクロック周波数の１／２に
設定してもよい。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の一実施例を示すブロック図であ
る。図１に示されるように、本実施例は、シフトレジス
タ１と、レジスタ２と、複合回路３とを備えて構成され
ている。シフトレジスタ１は、シリアルデータ１０１を
入力して、入力クロック１０２を介してパラレルデータ
１０３を出力する。レジスタ２は、シフトレジスタ１よ
り出力されるパラレルデータ１０３を入力として、８ビ
ットのデータ１０５を出力する。そして、複合回路３
は、レジスタ２より出力される８ビットのデータを入力
として、４ビットのデコード信号１０６を出力する構成
になっている。シフトレジスタ１は、シリアルデータ１
０１を入力し、入力クロック１０２に同期して８ビット
のパラレルデータ１０３に変換して出力する８ビットの
シフトレジスタである。レジスタ２は、シフトレジスタ
１により出力されるパラレルデータ１０３を、入力クロ
ック１０２の１／２の周波数の入力クロック１０４に同
期する８ビットのレジスタである。複合回路３は、レジ
スタ２より出力されるデータ１０５を入力としてデコー
ドを行い、４ビットのパラレルデータ１０６として出力
をする複合回路である。図２（ａ），（ｂ），（ｃ），
（ｄ），（ｅ）および（ｆ）は、１６ビットのデータ長
を持つシリアルデータ１０１を入力した場合のタイミン
グチャートを示している。
る。図１は、本発明の一実施例を示すブロック図であ
る。図１に示されるように、本実施例は、シフトレジス
タ１と、レジスタ２と、複合回路３とを備えて構成され
ている。シフトレジスタ１は、シリアルデータ１０１を
入力して、入力クロック１０２を介してパラレルデータ
１０３を出力する。レジスタ２は、シフトレジスタ１よ
り出力されるパラレルデータ１０３を入力として、８ビ
ットのデータ１０５を出力する。そして、複合回路３
は、レジスタ２より出力される８ビットのデータを入力
として、４ビットのデコード信号１０６を出力する構成
になっている。シフトレジスタ１は、シリアルデータ１
０１を入力し、入力クロック１０２に同期して８ビット
のパラレルデータ１０３に変換して出力する８ビットの
シフトレジスタである。レジスタ２は、シフトレジスタ
１により出力されるパラレルデータ１０３を、入力クロ
ック１０２の１／２の周波数の入力クロック１０４に同
期する８ビットのレジスタである。複合回路３は、レジ
スタ２より出力されるデータ１０５を入力としてデコー
ドを行い、４ビットのパラレルデータ１０６として出力
をする複合回路である。図２（ａ），（ｂ），（ｃ），
（ｄ），（ｅ）および（ｆ）は、１６ビットのデータ長
を持つシリアルデータ１０１を入力した場合のタイミン
グチャートを示している。
【０００７】これを用いて本発明の動作を説明する。シ
フトレジスタ１に対しては、シリアルデータ１０１が、
Ｄ１５から順に１ビットずつ入力クロック１０２に同期
して入力される。シフトレジスタ１からは、入力された
シリアルデータ１０１がパラレルデータ１０３に変換さ
れて出力される。このパラレルデータ１０３は、入力ク
ロック１０４に同期してレジスタ２に入力され、データ
１０５として出力されて複合回路３に入力される。この
場合、レジスタ２においては、入力クロック１０４の立
ち上がりエッジでパラレルデータ１０３をラッチするた
め、シフトレジスタ１より出力されるパラレルデータ１
０３が、従来例に比べて半クロック早く出力されるよう
に設計されている。これは、シフトレジスタ１の出力タ
イミングを変更することにより実現できる。図２
（ａ），（ｂ），（ｃ），（ｄ）および（ｅ）におい
て、シフトレジスタ１より出力されるパラレルデータ１
０３は、従来例の場合と同様に表わされている。ここ
で、従来例にも示しているように、複合回路３に有効な
パラレルデータ１０３としては、Ｄ１５−１４，Ｄ１５
−１２のように最下位ビットが偶数番号のタイミングだ
けであるので、レジスタ２より出力されるデータ１０５
においては、これらの有効データだけが出力されればよ
いことになる。このため、レジスタ２より出力されるデ
ータ１０５を、入力クロック１０４に同期して出力する
ことにより、デコードに有効なデータだけを、入力デー
タに対してｔ５のタイミングでＤ１５−１４，ｔ７のタ
イミングでＤ１５−１２というように１ビットおきに出
力している。このレジスタ２より出力されるデータを複
合回路３に入力することによって、複合回路３において
は、入力クロック１０２同期ではなく、入力クロック１
０４に同期する形でデコードを行うことができる。ま
た、複合回路３を従来例と同様に入力クロック１０２同
期で動作するものにすれば、デコード回路をより高速に
動作させることができる。デコードを行った結果として
は、複合回路３よりデコード信号１０６として、４ビッ
トのパラレルデータが出力される。この変換されて出力
されるパラレルデータについては、従来例の場合と同様
である。
フトレジスタ１に対しては、シリアルデータ１０１が、
Ｄ１５から順に１ビットずつ入力クロック１０２に同期
して入力される。シフトレジスタ１からは、入力された
シリアルデータ１０１がパラレルデータ１０３に変換さ
れて出力される。このパラレルデータ１０３は、入力ク
ロック１０４に同期してレジスタ２に入力され、データ
１０５として出力されて複合回路３に入力される。この
場合、レジスタ２においては、入力クロック１０４の立
ち上がりエッジでパラレルデータ１０３をラッチするた
め、シフトレジスタ１より出力されるパラレルデータ１
０３が、従来例に比べて半クロック早く出力されるよう
に設計されている。これは、シフトレジスタ１の出力タ
イミングを変更することにより実現できる。図２
（ａ），（ｂ），（ｃ），（ｄ）および（ｅ）におい
て、シフトレジスタ１より出力されるパラレルデータ１
０３は、従来例の場合と同様に表わされている。ここ
で、従来例にも示しているように、複合回路３に有効な
パラレルデータ１０３としては、Ｄ１５−１４，Ｄ１５
−１２のように最下位ビットが偶数番号のタイミングだ
けであるので、レジスタ２より出力されるデータ１０５
においては、これらの有効データだけが出力されればよ
いことになる。このため、レジスタ２より出力されるデ
ータ１０５を、入力クロック１０４に同期して出力する
ことにより、デコードに有効なデータだけを、入力デー
タに対してｔ５のタイミングでＤ１５−１４，ｔ７のタ
イミングでＤ１５−１２というように１ビットおきに出
力している。このレジスタ２より出力されるデータを複
合回路３に入力することによって、複合回路３において
は、入力クロック１０２同期ではなく、入力クロック１
０４に同期する形でデコードを行うことができる。ま
た、複合回路３を従来例と同様に入力クロック１０２同
期で動作するものにすれば、デコード回路をより高速に
動作させることができる。デコードを行った結果として
は、複合回路３よりデコード信号１０６として、４ビッ
トのパラレルデータが出力される。この変換されて出力
されるパラレルデータについては、従来例の場合と同様
である。
【０００８】なお、以上の説明においては、一例とし
て、シフトレジスタ１およびレジスタ２に８ビットのも
のを使用するものとしたが、本発明はこれに限られるこ
とはなく、複数ビットであれば同様の効果が得られ、本
発明の目的を達成することができる。
て、シフトレジスタ１およびレジスタ２に８ビットのも
のを使用するものとしたが、本発明はこれに限られるこ
とはなく、複数ビットであれば同様の効果が得られ、本
発明の目的を達成することができる。
【０００９】
【発明の効果】以上説明したように、本発明は、デコー
ドのクロック周波数を、シリアルデータをパラレルデー
タに変換するクロック周波数の１／２に設定することに
より、デコード回路の回路設計において、スピードに対
する制約が軽減されるという効果があり、また、比較的
簡単な回路構成により、より高速な周波数で動作するデ
コード回路を実現し、消費電力も低減されるという効果
がある。
ドのクロック周波数を、シリアルデータをパラレルデー
タに変換するクロック周波数の１／２に設定することに
より、デコード回路の回路設計において、スピードに対
する制約が軽減されるという効果があり、また、比較的
簡単な回路構成により、より高速な周波数で動作するデ
コード回路を実現し、消費電力も低減されるという効果
がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】前記一実施例における動作信号のタイミングチ
ャートである。
ャートである。
【図３】従来例のブロック図である。
【図４】従来例における動作信号のタイミングチャート
である。
である。
１ シフトレジスタ ２ レジスタ ３ 複合回路
Claims (2)
- 【請求項１】 入力シリアルデータを、第１のクロック
信号に同期してパラレルデータに変換するシフトレジス
タと、 前記シフトレジスタより出力されるパラレルデータを入
力して、前記第１のクロック信号の周波数の１／ｎ（ｎ
は１より大きい整数）の周波数の第２のクロック信号に
同期するパラレルデータに変換して出力するレジスタ
と、 前記レジスタより出力されるパラレルデータを入力し
て、当該パラレルデータのデコードを実行する複合回路
と、 を備えることを特徴とするデコード回路。 - 【請求項２】 前記レジスタにおいて、第２のクロック
信号の周波数が、第１のクロック周波数の１／２に設定
される請求項１記載のデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12154092A JPH05315967A (ja) | 1992-05-14 | 1992-05-14 | デコード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12154092A JPH05315967A (ja) | 1992-05-14 | 1992-05-14 | デコード回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315967A true JPH05315967A (ja) | 1993-11-26 |
Family
ID=14813779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12154092A Withdrawn JPH05315967A (ja) | 1992-05-14 | 1992-05-14 | デコード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11884359B2 (en) | 2022-02-25 | 2024-01-30 | Sram, Llc | Bicycle suspension components |
-
1992
- 1992-05-14 JP JP12154092A patent/JPH05315967A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11884359B2 (en) | 2022-02-25 | 2024-01-30 | Sram, Llc | Bicycle suspension components |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |