JPS61288643A - 内部同期化装置 - Google Patents
内部同期化装置Info
- Publication number
- JPS61288643A JPS61288643A JP12989085A JP12989085A JPS61288643A JP S61288643 A JPS61288643 A JP S61288643A JP 12989085 A JP12989085 A JP 12989085A JP 12989085 A JP12989085 A JP 12989085A JP S61288643 A JPS61288643 A JP S61288643A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- ring counter
- clock
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
それぞれ受信クロック及び内部クロックによって動作す
る２つのリングカウンタからのタイミング信号を、それ
ぞれ対応する２つのラッチ回路に供給し、直列受信デー
タを並列データに変換し、２つのラッチ回路を介して再
び直列データに変換し、２つのリングカウンタ間の位相
差を調整することにより、比較的簡単な構成で、受信デ
ータを内部クロックに同期化させるものである。
る２つのリングカウンタからのタイミング信号を、それ
ぞれ対応する２つのラッチ回路に供給し、直列受信デー
タを並列データに変換し、２つのラッチ回路を介して再
び直列データに変換し、２つのリングカウンタ間の位相
差を調整することにより、比較的簡単な構成で、受信デ
ータを内部クロックに同期化させるものである。
本発明は、直列に入力された受信データを内部クロック
に位相同期化させる内部同期化装置に関するものである
。
に位相同期化させる内部同期化装置に関するものである
。
有線或いは無線の伝送路を介して受信した直列受信デー
タを処理する装置に於いては、受信データから抽出した
受信クロックを用いてフレーム同期やビット同期をとる
ものであり、又データを処理する場合は、内部クロック
に従って処理が行われるから、受信データを受信クロッ
クから内部クロックに位相同期化させる必要がある。そ
の為に、入力インタフェース部で受信データを内部クロ
ックに同期化させることが提案されている。その場合、
ＦＩＦＯ（ファースト・イン・ファースト・アウト）メ
モリが用いられ、受信データを受信クロックに従ってこ
のＰ Ｉ Ｆ、Ｏメモリに書込み、内部クロックに従っ
て読出すことによって、受信データを内部クロックに位
相同期化させる手段が提案されていた。
タを処理する装置に於いては、受信データから抽出した
受信クロックを用いてフレーム同期やビット同期をとる
ものであり、又データを処理する場合は、内部クロック
に従って処理が行われるから、受信データを受信クロッ
クから内部クロックに位相同期化させる必要がある。そ
の為に、入力インタフェース部で受信データを内部クロ
ックに同期化させることが提案されている。その場合、
ＦＩＦＯ（ファースト・イン・ファースト・アウト）メ
モリが用いられ、受信データを受信クロックに従ってこ
のＰ Ｉ Ｆ、Ｏメモリに書込み、内部クロックに従っ
て読出すことによって、受信データを内部クロックに位
相同期化させる手段が提案されていた。
通常のＦＩＦＯメモリの動作速度は数Ｍ Ｈｚ程度であ
るから、１０ＭＨｚ程度以上の高速データに対して位相
同期化させる場合には適用できないものであった。又Ｆ
ＩＦＯメモリの書込み、読出しの制御が複雑となる欠点
があった。
るから、１０ＭＨｚ程度以上の高速データに対して位相
同期化させる場合には適用できないものであった。又Ｆ
ＩＦＯメモリの書込み、読出しの制御が複雑となる欠点
があった。
本発明は、前述の欠点を改善することを目的とするもの
である。
である。
ｃ問題点を解決するための手段〕
本発明の内部同期化装置は、第１図を参照して説明する
と、クロック抽出回路７等によって得られた受信クロッ
クＣＬＫ １で動作する第１のリングカウンタ３からの
タイミング信号φ１１〜φ１．．で、直列受信データＤ
８ゎを第１のラッチ回路１に順次ラッチし、クロック発
生回路９等からの内部クロックＣＬＫ２で動作する第２
のリングカウンタ４からのタイミング信号φ２．〜φ２
．．で、第１のラッチ回路１からの並列出力データＱ、
〜ＱＩ１１を順次第２のラッチ回路２にプツチし、第１
のリングカウンタ３と第２のリングカウンタ４との位相
を位相比較回路８で比較し、位相調整回路６によって第
１のリングカウンタ３に加える受信クロックＣＬＫ １
の位相を調整し、又第２のラッチ回路２の並列出力デー
タＱ２１〜Ｑ２１１を、第２のリングカウンタ４と同期
した並列直列変換回路５によって直列データＤ。ｕｔに
変換して出力する構成を有するものである。
と、クロック抽出回路７等によって得られた受信クロッ
クＣＬＫ １で動作する第１のリングカウンタ３からの
タイミング信号φ１１〜φ１．．で、直列受信データＤ
８ゎを第１のラッチ回路１に順次ラッチし、クロック発
生回路９等からの内部クロックＣＬＫ２で動作する第２
のリングカウンタ４からのタイミング信号φ２．〜φ２
．．で、第１のラッチ回路１からの並列出力データＱ、
〜ＱＩ１１を順次第２のラッチ回路２にプツチし、第１
のリングカウンタ３と第２のリングカウンタ４との位相
を位相比較回路８で比較し、位相調整回路６によって第
１のリングカウンタ３に加える受信クロックＣＬＫ １
の位相を調整し、又第２のラッチ回路２の並列出力デー
タＱ２１〜Ｑ２１１を、第２のリングカウンタ４と同期
した並列直列変換回路５によって直列データＤ。ｕｔに
変換して出力する構成を有するものである。
第１のリングカウンタ３は、位相調整回路６を介した受
信クロックＣＬＫ１に従って、順次タイミング信号φ１
１〜φ１、を出力するもので、各タイミング信号φ１１
〜φ１．ｌは、受信クロックＣＬＫ １の周期をＴとす
ると、順次Ｔの位相差を有すると共に、ｎ ＝ Ｔの周
期の信号となる。又受信データＤｆ１１は、タイミング
信号φ、〜φＩ１１に従ってラッチ回路１にラッチされ
るので、受信データＤ ｉ ｎはｎビットの並列データ
に変換されて出力され、各ビットは順次Ｔの位相差を有
し且つｎ−Ｔの期間ラッチされるものとなる。このラッ
チ回路１の並列出力データＱ１１〜Ｑ、、、は第２のラ
ッチ回路２に加えられる。
信クロックＣＬＫ１に従って、順次タイミング信号φ１
１〜φ１、を出力するもので、各タイミング信号φ１１
〜φ１．ｌは、受信クロックＣＬＫ １の周期をＴとす
ると、順次Ｔの位相差を有すると共に、ｎ ＝ Ｔの周
期の信号となる。又受信データＤｆ１１は、タイミング
信号φ、〜φＩ１１に従ってラッチ回路１にラッチされ
るので、受信データＤ ｉ ｎはｎビットの並列データ
に変換されて出力され、各ビットは順次Ｔの位相差を有
し且つｎ−Ｔの期間ラッチされるものとなる。このラッ
チ回路１の並列出力データＱ１１〜Ｑ、、、は第２のラ
ッチ回路２に加えられる。
第２のリングカウンタ４からのタイミング信号φ２１〜
φ２□は、内部クロックＣＬＫ２に同期しているもので
あり、又第１のリングカウンタ３からのタイミング信号
φ、〜φ、と同様な位相差及び周期を有するものである
。これらのタイミング信号φ２１〜φＺｎに従って第２
のラッチ回路２に第１のラッチ回路１の並列出力データ
Ｑ１１〜ＱＩ、、がラッチされる。
φ２□は、内部クロックＣＬＫ２に同期しているもので
あり、又第１のリングカウンタ３からのタイミング信号
φ、〜φ、と同様な位相差及び周期を有するものである
。これらのタイミング信号φ２１〜φＺｎに従って第２
のラッチ回路２に第１のラッチ回路１の並列出力データ
Ｑ１１〜ＱＩ、、がラッチされる。
第２のラッチ回、路２からの並列出力データＱ２Ｉ〜Ｑ
２゜は、リングカウンタ４に同期した並列直列変換回路
５によって、直列データＤ。ｕＬに変換されて出力され
る。この直列データＤ ｏ ｕ ｔは内部クロックＣＬ
Ｋ２に位相同期したものとなる。
２゜は、リングカウンタ４に同期した並列直列変換回路
５によって、直列データＤ。ｕＬに変換されて出力され
る。この直列データＤ ｏ ｕ ｔは内部クロックＣＬ
Ｋ２に位相同期したものとなる。
又位相調整回路６は、第１のリング力うンタ３と第２の
リングカウンタ４との位相差が大きいことを位相比較回
路８で識別した時に動作するもので、リングカウンタ３
，４の位相差が所定範囲内となるように、受信クロック
ＣＬＫｌの禁止や移相を行うものである。
リングカウンタ４との位相差が大きいことを位相比較回
路８で識別した時に動作するもので、リングカウンタ３
，４の位相差が所定範囲内となるように、受信クロック
ＣＬＫｌの禁止や移相を行うものである。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第１図は本発明の実施例のブロック図であり、１．２は
第１及び第２のラッチ回路、３，４は第１及び第２のリ
ングカウンタ、５は並列直列変換回路、６は位相調整回
路、７はクロック抽出回路、８は位相比較回路、９はク
ロック発生回路である。第１及び第２のラッチ回路１．
２は、ｎビットのラッチが可能の構成を有し、第１及び
第２のリングカウンタ３，４は、第１及び第２のラッチ
回路１．２の構成に対応して、ｎ個のタイミング信ηφ
０．〜φ１７．φ２１〜ψ２．ｌを出力する構成を有す
るものである。
第１及び第２のラッチ回路、３，４は第１及び第２のリ
ングカウンタ、５は並列直列変換回路、６は位相調整回
路、７はクロック抽出回路、８は位相比較回路、９はク
ロック発生回路である。第１及び第２のラッチ回路１．
２は、ｎビットのラッチが可能の構成を有し、第１及び
第２のリングカウンタ３，４は、第１及び第２のラッチ
回路１．２の構成に対応して、ｎ個のタイミング信ηφ
０．〜φ１７．φ２１〜ψ２．ｌを出力する構成を有す
るものである。
受信データＤ、、、は、第１のラッチ回路１とクロック
抽出回路７とに加えられ、クロック抽出回路７に於いて
受信データＤＩ、、から受信クロックＣＬＫｌが抽出さ
れ、位相調整回路６を介して第１のリングカウンタ３に
加えられる。又クロック発生回路９からの内部クロック
ＣＬ Ｋ ２が第２のリングカウンタ４に加えられる。
抽出回路７とに加えられ、クロック抽出回路７に於いて
受信データＤＩ、、から受信クロックＣＬＫｌが抽出さ
れ、位相調整回路６を介して第１のリングカウンタ３に
加えられる。又クロック発生回路９からの内部クロック
ＣＬ Ｋ ２が第２のリングカウンタ４に加えられる。
第２図は本発明の実施例の動作説明図であり、第１図の
各部の信号の一例を同一符号で示すものである。受信デ
ータＤ ｉｎがＤＩ、ＤＺ、Ｄ３．・・・で、受信クロ
ックＣＬＫ １に位相同期した第１のリングカウンタ３
からのタイミング信号φ８．φ１２、φ１３のそれぞれ
の周期が（Ｔ＋ ＋ＴＺ ）であるとすると、タイミン
グ信号φ１１によりデータＤ。
各部の信号の一例を同一符号で示すものである。受信デ
ータＤ ｉｎがＤＩ、ＤＺ、Ｄ３．・・・で、受信クロ
ックＣＬＫ １に位相同期した第１のリングカウンタ３
からのタイミング信号φ８．φ１２、φ１３のそれぞれ
の周期が（Ｔ＋ ＋ＴＺ ）であるとすると、タイミン
グ信号φ１１によりデータＤ。
がラッチされ、次のタイミング信号φ、２によってデー
タＤ２がラッチされ、以下同様にしてタイミング信号φ
ＩｎによってデータＤ、ｌがラッチされることになる。
タＤ２がラッチされ、以下同様にしてタイミング信号φ
ＩｎによってデータＤ、ｌがラッチされることになる。
従って、第１のラッチ回路１がらの並列出力データＱｌ
ｌ〜Ｑ１．．は、それぞれタイミング信号φ５．〜φ、
７の周期に対応した時間に延長されたものとなる。
ｌ〜Ｑ１．．は、それぞれタイミング信号φ５．〜φ、
７の周期に対応した時間に延長されたものとなる。
第１のリングカウンタ３と第２のリングカウンタ４との
位相関係は、例えば、第１のリングカウンタ３からのタ
イミング信号φ１１の周期（’ｒｔ十Ｔ２）の中間に、
第２のリングカウンタ４からのタイミング信号φ２．が
発生するように位相調整することが望ましいものであり
、他のタイミング信号φ１□、φ２□、φ１１．φ２１
、・・・についても同様である。このような調整は、位
相比較回路８により第１及び第２のリングカウンタ３．
４の所定段の出力のタイミング信号の位相比較を行い、
その比較結果に従って位相調整回路６を制御し、受信ク
ロックＣＬＫ１の移相或いは受信クロックのリングカウ
ンタ３への入力禁止等を行うことによって達成される。
位相関係は、例えば、第１のリングカウンタ３からのタ
イミング信号φ１１の周期（’ｒｔ十Ｔ２）の中間に、
第２のリングカウンタ４からのタイミング信号φ２．が
発生するように位相調整することが望ましいものであり
、他のタイミング信号φ１□、φ２□、φ１１．φ２１
、・・・についても同様である。このような調整は、位
相比較回路８により第１及び第２のリングカウンタ３．
４の所定段の出力のタイミング信号の位相比較を行い、
その比較結果に従って位相調整回路６を制御し、受信ク
ロックＣＬＫ１の移相或いは受信クロックのリングカウ
ンタ３への入力禁止等を行うことによって達成される。
このような位相調整によって、第１のラッチ回路１から
の並列出力データＱ、〜ＱＩｆｉの時間的な中央部で、
タイミング信号φ２．〜φ、７によるラッチが行われる
ことになる。従って、第２のラッチ回路２からの並列出
力データＱ、、、Ｑ、２． ・・・は内部クロックＣ
ＬＫ２に位相同期し、受信クロックＣＬＫＩと内部クロ
ック（、ＬＫ２との間の位相変動に対しても、充分に第
２のラッチ回路２に並列出力データＱ１１〜Ｑ１．．を
ラッチすることが可能となる。
の並列出力データＱ、〜ＱＩｆｉの時間的な中央部で、
タイミング信号φ２．〜φ、７によるラッチが行われる
ことになる。従って、第２のラッチ回路２からの並列出
力データＱ、、、Ｑ、２． ・・・は内部クロックＣ
ＬＫ２に位相同期し、受信クロックＣＬＫＩと内部クロ
ック（、ＬＫ２との間の位相変動に対しても、充分に第
２のラッチ回路２に並列出力データＱ１１〜Ｑ１．．を
ラッチすることが可能となる。
この第２のラッチ回路２からの並列出力データＱ！＋”
−＝Ｑ２ｆｉは並列直列変換回路５に加えられ、第２の
リングカウンタ４に同期して、即ち、内部クロックＣＬ
、Ｋ ２に同期して、直列データＤ、、ｕｔ（Ｄ Ｉ
＋ Ｄ ２． Ｄ ｚ、・・）に変換されて出力される
。
−＝Ｑ２ｆｉは並列直列変換回路５に加えられ、第２の
リングカウンタ４に同期して、即ち、内部クロックＣＬ
、Ｋ ２に同期して、直列データＤ、、ｕｔ（Ｄ Ｉ
＋ Ｄ ２． Ｄ ｚ、・・）に変換されて出力される
。
第１のラッチ回路１により直列受信データＤ、、。
が並列データＱ１、〜Ｑ１．に変換され、その並列デー
タＱ１．〜Ｑ１．の中央部を第２のリングカウンタ４か
らのタイミング信号φ２１〜φ２ｎによってサンプリン
グすることになり、並列データＱ１．〜Ｑｌｌｌは直列
受信データＤ１．．を時間伸張したものに相当するから
、サンプリングタイミングの余裕度が大きくなり、且つ
サンプリング周期が直列受信データＤｉｎの周期の１／
ｎとなるから、低速の回路構成で実現することが可能と
なる。
タＱ１．〜Ｑ１．の中央部を第２のリングカウンタ４か
らのタイミング信号φ２１〜φ２ｎによってサンプリン
グすることになり、並列データＱ１．〜Ｑｌｌｌは直列
受信データＤ１．．を時間伸張したものに相当するから
、サンプリングタイミングの余裕度が大きくなり、且つ
サンプリング周期が直列受信データＤｉｎの周期の１／
ｎとなるから、低速の回路構成で実現することが可能と
なる。
以上説明したように、本発明は、受信クロックＣＬＫ１
に同期した直列受信データＤｉ、、を、簡単な構成で内
部クロックＣＬＫ２に同期した直列データＤ。ｕｔとす
ることができるものであり、又比較的低速の回路で構成
することができるから、集積回路化も容易となる利点が
ある。
に同期した直列受信データＤｉ、、を、簡単な構成で内
部クロックＣＬＫ２に同期した直列データＤ。ｕｔとす
ることができるものであり、又比較的低速の回路で構成
することができるから、集積回路化も容易となる利点が
ある。
第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作説明図である。 １．２は第１及び第２のラッチ回路、３．４は第１及び
第２のリング力うンタ、５は並列直列変換回路、６は位
相調整回路、７はクロック抽出回路、８は位相比較回路
、９はクロック発生回路である。
の実施例の動作説明図である。 １．２は第１及び第２のラッチ回路、３．４は第１及び
第２のリング力うンタ、５は並列直列変換回路、６は位
相調整回路、７はクロック抽出回路、８は位相比較回路
、９はクロック発生回路である。
Claims (1)
- 【特許請求の範囲】 直列受信データを、受信クロックで動作する第１のリン
グカウンタ（３）からのタイミング信号で順次ラッチす
る第１のラッチ回路（１）と、該第１のラッチ回路（１
）からの並列出力データを、内部クロックで動作する第
２のリングカウンタ（４）からのタイミング信号で順次
ラッチする第２のラッチ回路（２）と、 該第２のラッチ回路（２）からの並列出力データを前記
第２のリングカウンタ（４）に同期して直列に変換する
並列直列変換回路（５）と、前記第１及び第２のリング
カウンタ（３）、（４）の位相比較を行って前記第１の
リングカウンタへの受信クロック位相を調整する位相調
整回路（６）と を備えたことを特徴とする内部同期化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12989085A JPS61288643A (ja) | 1985-06-17 | 1985-06-17 | 内部同期化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12989085A JPS61288643A (ja) | 1985-06-17 | 1985-06-17 | 内部同期化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288643A true JPS61288643A (ja) | 1986-12-18 |
Family
ID=15020882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12989085A Pending JPS61288643A (ja) | 1985-06-17 | 1985-06-17 | 内部同期化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288643A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316947A (ja) * | 1987-06-19 | 1988-12-26 | Fujitsu Ltd | デ−タ列変換／逆変換回路 |
| JPH021942U (ja) * | 1988-06-16 | 1990-01-09 | ||
| JP2011223366A (ja) * | 2010-04-12 | 2011-11-04 | Fujitsu Ltd | データ受信回路 |
| US10873441B2 (en) * | 2019-03-29 | 2020-12-22 | Teledyne E2V Semiconductors Sas | Method for synchronizing digital data sent in series |
-
1985
- 1985-06-17 JP JP12989085A patent/JPS61288643A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316947A (ja) * | 1987-06-19 | 1988-12-26 | Fujitsu Ltd | デ−タ列変換／逆変換回路 |
| JPH021942U (ja) * | 1988-06-16 | 1990-01-09 | ||
| JP2011223366A (ja) * | 2010-04-12 | 2011-11-04 | Fujitsu Ltd | データ受信回路 |
| US10873441B2 (en) * | 2019-03-29 | 2020-12-22 | Teledyne E2V Semiconductors Sas | Method for synchronizing digital data sent in series |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2787725B2 (ja) | データ・クロックのタイミング合わせ回路 | |
| JPH01317026A (ja) | 並直列変換装置 | |
| US5223833A (en) | Serial-parallel converting circuit | |
| JPS61288643A (ja) | 内部同期化装置 | |
| JPH11331137A (ja) | 信号同期装置 | |
| JPS62137923A (ja) | 高速デ−タ処理方式 | |
| JPS61139139A (ja) | 半導体装置の同期化方法およびこれに用いる半導体装置 | |
| JP3144086B2 (ja) | 擾乱付加信号発生回路 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| JPH1168861A (ja) | 同時双方向送受信方法および同時双方向送受信回路 | |
| JPH03204251A (ja) | クロック同期回路 | |
| JP2661046B2 (ja) | 画像記録装置 | |
| KR970002073B1 (ko) | 파이프 라인 구조를 이용한 브이 엘 디 장치 | |
| JPH01128684A (ja) | 同期回路 | |
| JPS63101919A (ja) | クロツク制御回路 | |
| JPH0438017A (ja) | シリアル‐パラレル変換回路 | |
| JPH05128061A (ja) | インターフエイス回路 | |
| JPH05218999A (ja) | 列変換回路 | |
| JPH08265168A (ja) | シリアル−パラレル変換回路 | |
| SU711569A1 (ru) | Устройство дл выделени кода | |
| JPH02294126A (ja) | データ多重化装置 | |
| JPH0374951A (ja) | 同期化回路 | |
| JPH1056362A (ja) | ディジタル信号処理集積回路 | |
| JPH0496093A (ja) | ドットクロック抽出回路 | |
| JPS62198287A (ja) | 映像信号の変換回路 |