JPH05218999A - 列変換回路 - Google Patents
列変換回路Info
- Publication number
- JPH05218999A JPH05218999A JP4040762A JP4076292A JPH05218999A JP H05218999 A JPH05218999 A JP H05218999A JP 4040762 A JP4040762 A JP 4040762A JP 4076292 A JP4076292 A JP 4076292A JP H05218999 A JPH05218999 A JP H05218999A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- frequency
- column
- column conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 列変換回路におけるクロック信号の逓倍回路
を不要にし、ディジタル回路化、ＬＳＩ化を可能にし、
かつ任意の列数Ｎ，Ｍ間での列変換を可能にする。 【構成】 列変換回路１０４にＮ列のディジタル信号を
入力させる第１クロック信号２０と、列変換回路１０４
からＭ列のディジタル信号を出力させる第２クロック信
号１９のうち、高周波数側のクロック信号（ここでは第
２クロック信号１９）を発振回路１０８で発生させ、か
つ発生されたクロック信号を分周回路１０６においてＮ
とＭの比で分周して低周波数側のクロック信号（第１ク
ロック信号２０）とする。これにより逓倍回路が不要と
なる。
を不要にし、ディジタル回路化、ＬＳＩ化を可能にし、
かつ任意の列数Ｎ，Ｍ間での列変換を可能にする。 【構成】 列変換回路１０４にＮ列のディジタル信号を
入力させる第１クロック信号２０と、列変換回路１０４
からＭ列のディジタル信号を出力させる第２クロック信
号１９のうち、高周波数側のクロック信号（ここでは第
２クロック信号１９）を発振回路１０８で発生させ、か
つ発生されたクロック信号を分周回路１０６においてＮ
とＭの比で分周して低周波数側のクロック信号（第１ク
ロック信号２０）とする。これにより逓倍回路が不要と
なる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル無線伝送に用
いる列変換回路に関する。
いる列変換回路に関する。
【０００２】
【従来の技術】図２は従来の列変換回路の一例を示して
おり、速度変換を行った後に４列のデータ信号を１列の
データ信号に変換する列変換回路のブロック図を示して
いる。書き込みクロック発生回路１０１は入力クロック
１０を１０分周して１０通りの異なる位相を持つ書き込
みクロック１１−１〜１１−１０を出力する。読み出し
クロック発生回路１０３は入力クロック２０を１０分周
して１０通りの異なる位相を持つ読み出しクロック１３
−１〜１３−１０を出力する。
おり、速度変換を行った後に４列のデータ信号を１列の
データ信号に変換する列変換回路のブロック図を示して
いる。書き込みクロック発生回路１０１は入力クロック
１０を１０分周して１０通りの異なる位相を持つ書き込
みクロック１１−１〜１１−１０を出力する。読み出し
クロック発生回路１０３は入力クロック２０を１０分周
して１０通りの異なる位相を持つ読み出しクロック１３
−１〜１３−１０を出力する。
【０００３】１０ビットメモリ１０２は同期した４列の
ディジタル信号１２−１〜１２−４と無線のフレーム構
成を示すフレームパルス２１を書き込みクロック１１−
１〜１１−１０に従ってメモリに書き込み、読み出しク
ロック１３−１〜１３−１０に従って速度変換された４
列のディジタル信号１４−１〜１４−４とフレームパル
ス１５を出力する。位相比較回路１０５は、ある特定の
書き込みクロック１１−１０と読み出しクロック１３−
１０の位相比較を行い、１０ビットメモリ１０２に書き
込んだデータの中央点付近を読み出し、クロックがサン
プリングするように読み出しクロック発生回路１０３の
入力クロック２０を制御する。
ディジタル信号１２−１〜１２−４と無線のフレーム構
成を示すフレームパルス２１を書き込みクロック１１−
１〜１１−１０に従ってメモリに書き込み、読み出しク
ロック１３−１〜１３−１０に従って速度変換された４
列のディジタル信号１４−１〜１４−４とフレームパル
ス１５を出力する。位相比較回路１０５は、ある特定の
書き込みクロック１１−１０と読み出しクロック１３−
１０の位相比較を行い、１０ビットメモリ１０２に書き
込んだデータの中央点付近を読み出し、クロックがサン
プリングするように読み出しクロック発生回路１０３の
入力クロック２０を制御する。
【０００４】４−１列変換回路１０４は、フレームパル
ス１５により列変換のタイミングを検出し、そのタイミ
ングパルスに従い４列のディジタル信号１４−１〜１４
−４を１列のディジタル信号１６に列変換し出力する。
逓倍回路１０９は電圧制御発振回路１１０より出力され
たクロック２０を列変換後のクロックとして使用するた
めにクロック２０の４倍の周波数を抽出し、クロック１
９を出力する。フリップフロップ１０７は列変換された
ディジタル信号１６を逓倍後のクロック１９でリタイミ
ングする。
ス１５により列変換のタイミングを検出し、そのタイミ
ングパルスに従い４列のディジタル信号１４−１〜１４
−４を１列のディジタル信号１６に列変換し出力する。
逓倍回路１０９は電圧制御発振回路１１０より出力され
たクロック２０を列変換後のクロックとして使用するた
めにクロック２０の４倍の周波数を抽出し、クロック１
９を出力する。フリップフロップ１０７は列変換された
ディジタル信号１６を逓倍後のクロック１９でリタイミ
ングする。
【０００５】
【発明が解決しようとする課題】このような従来の列変
換回路では、電圧制御発振回路１１０の出力クロックを
列変換後のクロックとして使用するために逓倍を行う必
要がある。しかしながら、一般に逓倍回路は同調回路が
必要となる上に、ディジタル回路に適さず、ＬＳＩ化も
困難であるという問題がある。又、任意の倍数に逓倍で
きないことがあり、変換前の列数Ｎと変換後の列数Ｍと
の組み合わせに制限を受けるという問題がある。本発明
の目的は、逓倍回路を不要にしてディジタル回路化、Ｌ
ＳＩ化を可能にするとともに、任意の列数Ｎ，Ｍ間での
列変換を可能にした列変換回路を提供することにある。
換回路では、電圧制御発振回路１１０の出力クロックを
列変換後のクロックとして使用するために逓倍を行う必
要がある。しかしながら、一般に逓倍回路は同調回路が
必要となる上に、ディジタル回路に適さず、ＬＳＩ化も
困難であるという問題がある。又、任意の倍数に逓倍で
きないことがあり、変換前の列数Ｎと変換後の列数Ｍと
の組み合わせに制限を受けるという問題がある。本発明
の目的は、逓倍回路を不要にしてディジタル回路化、Ｌ
ＳＩ化を可能にするとともに、任意の列数Ｎ，Ｍ間での
列変換を可能にした列変換回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は列変換回路にＮ
列のディジタル信号を入力させる第１クロック信号と、
列変換回路からＭ列のディジタル信号を出力させる第２
クロック信号のうち、高周波数側のクロック信号を発振
回路で発生させ、かつ発生されたクロック信号を分周回
路においてＮとＭの比で分周して低周波数側のクロック
信号とする構成とする。
列のディジタル信号を入力させる第１クロック信号と、
列変換回路からＭ列のディジタル信号を出力させる第２
クロック信号のうち、高周波数側のクロック信号を発振
回路で発生させ、かつ発生されたクロック信号を分周回
路においてＮとＭの比で分周して低周波数側のクロック
信号とする構成とする。
【０００７】
【作用】高周波数側のクロック信号を発生させ、これを
分周して低周波数側のクロック信号を得ることで、逓倍
回路が不要となる。
分周して低周波数側のクロック信号を得ることで、逓倍
回路が不要となる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の列変換回路の一実施例のブロック図
である。ここでは速度変換を行った後に、４列の入力デ
ータ信号を１列に変換する例を示している。書き込みク
ロック発生回路１０１、読み出しクロック発生回路１０
３、１０ビットメモリ１０２、４−１列変換回路１０
４、位相比較回路１０５は図２に示した従来構成のもの
と同じであり、詳細な説明は省略する。電圧制御発振回
路１０８は位相比較回路１０５の出力信号１８により制
御され、読み出しクロック発生回路１０３の入力クロッ
ク２０の４倍の周波数のクロック１９を出力する。又、
４分周回路１０６は読み出しクロック発生回路１０３の
入力クロック２０として必要な周波数にするために、電
圧制御発振回路１０８の出力クロック１９を４分周した
クロック２０を出力する。フリップフロップ１０７の動
作は図２の場合と同じである。
る。図１は本発明の列変換回路の一実施例のブロック図
である。ここでは速度変換を行った後に、４列の入力デ
ータ信号を１列に変換する例を示している。書き込みク
ロック発生回路１０１、読み出しクロック発生回路１０
３、１０ビットメモリ１０２、４−１列変換回路１０
４、位相比較回路１０５は図２に示した従来構成のもの
と同じであり、詳細な説明は省略する。電圧制御発振回
路１０８は位相比較回路１０５の出力信号１８により制
御され、読み出しクロック発生回路１０３の入力クロッ
ク２０の４倍の周波数のクロック１９を出力する。又、
４分周回路１０６は読み出しクロック発生回路１０３の
入力クロック２０として必要な周波数にするために、電
圧制御発振回路１０８の出力クロック１９を４分周した
クロック２０を出力する。フリップフロップ１０７の動
作は図２の場合と同じである。
【０００９】したがって、この回路では、４−１列変換
回路１０４に４列のディジタル信号を入力させる際の第
１のクロック信号と、列変換された１列のディジタル信
号を出力させる際の第２のクロック信号を比較し、これ
らクロック信号のうち高周波数側のクロック信号を電圧
制御発振回路１１０で発振させ、他方の低周波数側の第
１のクロック信号を分周回路１０６で４分周しているの
で、逓倍回路を用いる必要はない。これにより、逓倍回
路が必要な従来回路で問題とされていた点が解消でき
る。又、分周回路は任意の分周数に設定できるため、列
変換前後の列数Ｎ，Ｍに制限を受けることはない。ここ
で、本発明においては列変換前後の列数Ｎ，Ｍは任意に
設定できることは言うまでもない。
回路１０４に４列のディジタル信号を入力させる際の第
１のクロック信号と、列変換された１列のディジタル信
号を出力させる際の第２のクロック信号を比較し、これ
らクロック信号のうち高周波数側のクロック信号を電圧
制御発振回路１１０で発振させ、他方の低周波数側の第
１のクロック信号を分周回路１０６で４分周しているの
で、逓倍回路を用いる必要はない。これにより、逓倍回
路が必要な従来回路で問題とされていた点が解消でき
る。又、分周回路は任意の分周数に設定できるため、列
変換前後の列数Ｎ，Ｍに制限を受けることはない。ここ
で、本発明においては列変換前後の列数Ｎ，Ｍは任意に
設定できることは言うまでもない。
【００１０】
【発明の効果】以上説明したように本発明は、列変換回
路の入力及び出力にそれぞれ使用されるクロック信号の
うち、高周波数側のクロック信号を発振回路で発生さ
せ、このクロック信号を分周して低周波数側のクロック
信号を得ることで、逓倍回路が不要となり、回路をディ
ジタル化すると共に、ＬＳＩ化が可能となる。又、列変
換数Ｎ，Ｍの組み合わせが自由に選択できる効果があ
る。
路の入力及び出力にそれぞれ使用されるクロック信号の
うち、高周波数側のクロック信号を発振回路で発生さ
せ、このクロック信号を分周して低周波数側のクロック
信号を得ることで、逓倍回路が不要となり、回路をディ
ジタル化すると共に、ＬＳＩ化が可能となる。又、列変
換数Ｎ，Ｍの組み合わせが自由に選択できる効果があ
る。
【図１】本発明の列変換回路の一実施例のブロック図で
ある。
ある。
【図２】従来の列変換回路の一例のブロック図である。
１０１ 書き込みクロック発生回路 １０２ １０ビットメモリ １０３ 読み出しクロック発生回路 １０４ ４−１列変換回路 １０５ 位相比較回路 １０６ ４分周回路 １０７ フリップフロップ １０８，１１０ 電圧制御発振回路
Claims (1)
- 【請求項１】 一の周波数の第１クロック信号により入
力されるＮ（Ｎは１以上の整数）列のディジタル信号
を、前記第１クロック信号のＮ／Ｍ倍の周波数の第２ク
ロック信号により出力されるＭ（Ｍは１以上の整数、但
しＮ≠Ｍ）列のディジタル信号に変換する列変換回路に
おいて、前記第１及び第２クロック信号のうち高周波数
側のクロック信号を発生する発振回路と、この発振回路
で発生されたクロック信号をＮとＭの比で分周して低周
波数側のクロック信号とする分周回路とを備えることを
特徴とする列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040762A JPH05218999A (ja) | 1992-01-31 | 1992-01-31 | 列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040762A JPH05218999A (ja) | 1992-01-31 | 1992-01-31 | 列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218999A true JPH05218999A (ja) | 1993-08-27 |
Family
ID=12589640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040762A Pending JPH05218999A (ja) | 1992-01-31 | 1992-01-31 | 列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218999A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989009304A1 (en) * | 1988-03-28 | 1989-10-05 | Kabushiki Kaisha J.F. Corporation | Ceramic-containing fiber and process for preparing the same |
-
1992
- 1992-01-31 JP JP4040762A patent/JPH05218999A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989009304A1 (en) * | 1988-03-28 | 1989-10-05 | Kabushiki Kaisha J.F. Corporation | Ceramic-containing fiber and process for preparing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0439690B2 (ja) | ||
| JPH0894725A (ja) | 複数基準発振器用タイミング発生器 | |
| JP2019057889A (ja) | Ｄ／ａ変換装置、電子楽器、情報処理装置、ｄ／ａ変換方法及びプログラム | |
| JPH05218999A (ja) | 列変換回路 | |
| US6788127B2 (en) | Circuit for variably delaying data | |
| JP3536426B2 (ja) | 波形発生器 | |
| JP2545010B2 (ja) | ゲ―ト装置 | |
| JP4143703B2 (ja) | デジタル演算処理方法 | |
| JPH0865105A (ja) | サンプリング周波数変換装置 | |
| JPH08163399A (ja) | ディジタル信号の位相差吸収装置 | |
| JPS61288643A (ja) | 内部同期化装置 | |
| JP2722807B2 (ja) | サンプリングクロック発生回路 | |
| JP2927096B2 (ja) | 可変周波数発振回路 | |
| JPH08265168A (ja) | シリアル−パラレル変換回路 | |
| JPH09284052A (ja) | 位相差信号発生器 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| JPH03204251A (ja) | クロック同期回路 | |
| JPH0964702A (ja) | クロック逓倍器 | |
| JPH06177722A (ja) | 広範囲遅延生成回路 | |
| JPH0758732A (ja) | ビットバッファ回路 | |
| JPH05327782A (ja) | 速度変換回路 | |
| JPH01151824A (ja) | 周波数シンセサイザー | |
| JPH09186976A (ja) | 周波数変換回路 | |
| JPH03135226A (ja) | 周波数シンセサイザ装置 | |
| JPH05315967A (ja) | デコード回路 |