JPH08265168A - シリアル−パラレル変換回路 - Google Patents
シリアル−パラレル変換回路Info
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- JPH08265168A JPH08265168A JP6127195A JP6127195A JPH08265168A JP H08265168 A JPH08265168 A JP H08265168A JP 6127195 A JP6127195 A JP 6127195A JP 6127195 A JP6127195 A JP 6127195A JP H08265168 A JPH08265168 A JP H08265168A
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Abstract
(57)【要約】
【目的】本発明は回路規模を増大させることなく、パラ
レル出力信号のビット数を増大させ得るシリアル−パラ
レル変換回路を提供することを目的とする。 【構成】シリアル入力データＤＡと、クロック信号ＣＬ
Ｋが入力され、クロック信号ＣＬＫに基づいてシリアル
入力データＤＡを順次シフトしてパラレル信号として出
力するシフトレジスタ１１と、シリアル入力データＤＡ
とクロック信号ＣＬＫとに基づいて、シリアル入力デー
タＤＡの最下位ビットの入力後に、ロードイネーブル信
号ＬＥを生成して出力する信号生成回路１４と、シフト
レジスタ１１から出力されるパラレル出力信号を前記ロ
ードイネーブル信号ＬＥの入力に基づいてそれぞれラッ
チして出力するラッチ回路１３とからシリアル−パラレ
ル変換回路が構成される。
レル出力信号のビット数を増大させ得るシリアル−パラ
レル変換回路を提供することを目的とする。 【構成】シリアル入力データＤＡと、クロック信号ＣＬ
Ｋが入力され、クロック信号ＣＬＫに基づいてシリアル
入力データＤＡを順次シフトしてパラレル信号として出
力するシフトレジスタ１１と、シリアル入力データＤＡ
とクロック信号ＣＬＫとに基づいて、シリアル入力デー
タＤＡの最下位ビットの入力後に、ロードイネーブル信
号ＬＥを生成して出力する信号生成回路１４と、シフト
レジスタ１１から出力されるパラレル出力信号を前記ロ
ードイネーブル信号ＬＥの入力に基づいてそれぞれラッ
チして出力するラッチ回路１３とからシリアル−パラレ
ル変換回路が構成される。
Description
【０００１】
【産業上の利用分野】この発明は、シリアル入力信号を
パラレル出力信号に変換するシリアル−パラレル変換回
路に関するものである。
パラレル出力信号に変換するシリアル−パラレル変換回
路に関するものである。
【０００２】近年、携帯電話やコードレス電話等の移動
体通信システムには、種々の半導体集積回路装置が使用
されている。その半導体集積回路装置の一種類として、
通信用チャンネルの設定システムにおいて、シリアル−
パラレル変換回路が使用される。また、このような移動
体通信システムでは、小型化及び軽量化が益々要請され
ているため、シリアル−パラレル変換回路を備えた半導
体集積回路装置の小型化を図ることが必要となってい
る。
体通信システムには、種々の半導体集積回路装置が使用
されている。その半導体集積回路装置の一種類として、
通信用チャンネルの設定システムにおいて、シリアル−
パラレル変換回路が使用される。また、このような移動
体通信システムでは、小型化及び軽量化が益々要請され
ているため、シリアル−パラレル変換回路を備えた半導
体集積回路装置の小型化を図ることが必要となってい
る。
【０００３】
【従来の技術】図６は、シリアル−パラレル変換回路の
第一の従来例を示す。シフトレジスタ１は、４段のＤフ
リップフロップ回路２ａ〜２ｄが直列に接続されて構成
される。
第一の従来例を示す。シフトレジスタ１は、４段のＤフ
リップフロップ回路２ａ〜２ｄが直列に接続されて構成
される。
【０００４】初段のＤフリップフロップ回路２ａには制
御回路（図示しない）から入力データＤＡと、クロック
信号ＣＬＫが入力される。そして、Ｄフリップフロップ
回路２ａは、クロック信号ＣＬＫがＬレベルからＨレベ
ルに立ち上がる毎に、入力データＤＡをラッチして出力
信号Ｑとして次段のＤフリップフロップ回路２ｂに出力
する。
御回路（図示しない）から入力データＤＡと、クロック
信号ＣＬＫが入力される。そして、Ｄフリップフロップ
回路２ａは、クロック信号ＣＬＫがＬレベルからＨレベ
ルに立ち上がる毎に、入力データＤＡをラッチして出力
信号Ｑとして次段のＤフリップフロップ回路２ｂに出力
する。
【０００５】２段目以降のＤフリップフロップ回路２ｂ
〜２ｄには、クロック信号ＣＬＫが入力されるととも
に、その前段のＤフリップフロップ回路２ａ〜２ｃの出
力信号Ｑが入力信号Ｄとして入力される。そして、各Ｄ
フリップフロップ回路２ｂ〜２ｄは、クロック信号ＣＬ
ＫがＬレベルからＨレベルに立ち上がる毎に入力信号Ｄ
をラッチして出力信号Ｑとして出力する。
〜２ｄには、クロック信号ＣＬＫが入力されるととも
に、その前段のＤフリップフロップ回路２ａ〜２ｃの出
力信号Ｑが入力信号Ｄとして入力される。そして、各Ｄ
フリップフロップ回路２ｂ〜２ｄは、クロック信号ＣＬ
ＫがＬレベルからＨレベルに立ち上がる毎に入力信号Ｄ
をラッチして出力信号Ｑとして出力する。
【０００６】前記Ｄフリップフロップ回路２ａ〜２ｄの
出力信号Ｑは、ラッチ回路３ａ〜３ｄにそれぞれ入力信
号Ｄとして入力される。前記ラッチ回路３ａ〜３ｄに
は、前記制御回路からロードイネーブル信号ＬＥがそれ
ぞれ入力される。そして、ロードイネーブル信号ＬＥが
ＬレベルからＨレベルに立ち上がると、各ラッチ回路３
ａ〜３ｄは入力信号Ｄをラッチして、出力信号Ｑとして
主要回路４に出力する。
出力信号Ｑは、ラッチ回路３ａ〜３ｄにそれぞれ入力信
号Ｄとして入力される。前記ラッチ回路３ａ〜３ｄに
は、前記制御回路からロードイネーブル信号ＬＥがそれ
ぞれ入力される。そして、ロードイネーブル信号ＬＥが
ＬレベルからＨレベルに立ち上がると、各ラッチ回路３
ａ〜３ｄは入力信号Ｄをラッチして、出力信号Ｑとして
主要回路４に出力する。
【０００７】このように構成されたシリアル−パラレル
変換回路の動作を図７に従って説明する。クロック信号
ＣＬＫと同期するシリアル入力データＤＡがＤフリップ
フロップ回路２ａに順次入力され、かつＤフリップフロ
ップ回路２ａ〜２ｄにクロック信号ＣＬＫが入力される
と、入力データＤＡが次段のＤフリップフロップ回路２
ｂ〜２ｄに順次転送される。
変換回路の動作を図７に従って説明する。クロック信号
ＣＬＫと同期するシリアル入力データＤＡがＤフリップ
フロップ回路２ａに順次入力され、かつＤフリップフロ
ップ回路２ａ〜２ｄにクロック信号ＣＬＫが入力される
と、入力データＤＡが次段のＤフリップフロップ回路２
ｂ〜２ｄに順次転送される。
【０００８】そして、４クロックのクロック信号ＣＬＫ
が各Ｄフリップフロップ回路２ａ〜２ｄに入力される
と、例えば「１１０１」のシリアル入力データが各Ｄフ
リップフロップ回路２ａ〜２ｄにラッチされた状態とな
る。
が各Ｄフリップフロップ回路２ａ〜２ｄに入力される
と、例えば「１１０１」のシリアル入力データが各Ｄフ
リップフロップ回路２ａ〜２ｄにラッチされた状態とな
る。
【０００９】次いで、制御回路からロードイネーブル信
号ＬＥが入力されると、そのロードイネーブル信号ＬＥ
の立ち上がりに基づいて、各Ｄフリップフロップ回路２
ａ〜２ｄの出力信号Ｑがラッチ回路３ａ〜３ｄにそれぞ
れラッチされて、パラレル出力データとして主要回路４
に出力される。
号ＬＥが入力されると、そのロードイネーブル信号ＬＥ
の立ち上がりに基づいて、各Ｄフリップフロップ回路２
ａ〜２ｄの出力信号Ｑがラッチ回路３ａ〜３ｄにそれぞ
れラッチされて、パラレル出力データとして主要回路４
に出力される。
【００１０】図８は、シリアル−パラレル変換回路の第
二の従来例を示す。Ｄフリップフロップ回路２ａ〜２ｄ
及びラッチ回路３ａ〜３ｄは前記第一の従来例と同一構
成である。
二の従来例を示す。Ｄフリップフロップ回路２ａ〜２ｄ
及びラッチ回路３ａ〜３ｄは前記第一の従来例と同一構
成である。
【００１１】制御回路から出力されるシリアル入力デー
タＤＡ及びクロック信号ＣＬＫはリセット回路５に入力
される。前記リセット回路５は、クロック信号ＣＬＫが
Ｈレベルにある状態で、入力データＤＡがＬレベルに立
ち下がると、所定のパルス幅でＨレベルとなるリセット
信号ＲＳを出力する。
タＤＡ及びクロック信号ＣＬＫはリセット回路５に入力
される。前記リセット回路５は、クロック信号ＣＬＫが
Ｈレベルにある状態で、入力データＤＡがＬレベルに立
ち下がると、所定のパルス幅でＨレベルとなるリセット
信号ＲＳを出力する。
【００１２】前記クロック信号ＣＬＫは、直列に接続さ
れた２段のＴフリップフロップ回路６ａ，６ｂの初段に
入力され、初段のＴフリップフロップ回路６ａの反転出
力信号Ｔ１が同Ｔフリップフロップ回路６ａに入力信号
Ｄとして入力されるとともに、次段のＴフリップフロッ
プ回路６ｂにクロック信号ＣＫとして入力される。
れた２段のＴフリップフロップ回路６ａ，６ｂの初段に
入力され、初段のＴフリップフロップ回路６ａの反転出
力信号Ｔ１が同Ｔフリップフロップ回路６ａに入力信号
Ｄとして入力されるとともに、次段のＴフリップフロッ
プ回路６ｂにクロック信号ＣＫとして入力される。
【００１３】また、次段のＴフリップフロップ回路６ｂ
の反転出力信号が同Ｔフリップフロップ回路６ｂに入力
信号Ｄとして入力されるとともに、非反転出力信号がロ
ードイネーブル信号ＬＥとして前記ラッチ回路３ａ〜３
ｄに出力される。
の反転出力信号が同Ｔフリップフロップ回路６ｂに入力
信号Ｄとして入力されるとともに、非反転出力信号がロ
ードイネーブル信号ＬＥとして前記ラッチ回路３ａ〜３
ｄに出力される。
【００１４】このようなリセット回路５及びＴフリップ
フロップ回路６ａ，６ｂにより、クロック信号ＣＬＫを
４分周するカウンタ回路７が構成される。このように構
成されたシリアル−パラレル変換回路の動作を図９に従
って説明する。
フロップ回路６ａ，６ｂにより、クロック信号ＣＬＫを
４分周するカウンタ回路７が構成される。このように構
成されたシリアル−パラレル変換回路の動作を図９に従
って説明する。
【００１５】制御回路により、クロック信号ＣＬＫがＨ
レベルにある状態で、入力データＤＡがＬレベルに立ち
下がると、リセット回路５からＴフリップフロップ回路
６ａ，６ｂにリセット信号ＲＳが出力される。すると、
Ｔフリップフロップ回路６ａ，６ｂの出力信号Ｔ１，Ｌ
ＥはＨレベルにリセットされる。
レベルにある状態で、入力データＤＡがＬレベルに立ち
下がると、リセット回路５からＴフリップフロップ回路
６ａ，６ｂにリセット信号ＲＳが出力される。すると、
Ｔフリップフロップ回路６ａ，６ｂの出力信号Ｔ１，Ｌ
ＥはＨレベルにリセットされる。
【００１６】次いで、クロック信号ＣＬＫと同期するシ
リアル入力データＤＡがＤフリップフロップ回路２ａに
順次入力され、かつＤフリップフロップ回路２ａ〜２ｄ
にクロック信号ＣＬＫが入力されると、入力データＤＡ
が次段のＤフリップフロップ回路２ｂ〜２ｄに順次転送
される。
リアル入力データＤＡがＤフリップフロップ回路２ａに
順次入力され、かつＤフリップフロップ回路２ａ〜２ｄ
にクロック信号ＣＬＫが入力されると、入力データＤＡ
が次段のＤフリップフロップ回路２ｂ〜２ｄに順次転送
される。
【００１７】そして、４クロックのクロック信号ＣＬＫ
が各Ｄフリップフロップ回路２ａ〜２ｄに入力される
と、例えば「１１０１」のシリアル入力データが各Ｄフ
リップフロップ回路２ａ〜２ｄにラッチされた状態とな
る。
が各Ｄフリップフロップ回路２ａ〜２ｄに入力される
と、例えば「１１０１」のシリアル入力データが各Ｄフ
リップフロップ回路２ａ〜２ｄにラッチされた状態とな
る。
【００１８】また、４クロックのクロック信号ＣＬＫが
カウンタ回路７に入力されると、その４クロック目の立
ち上がりに基づいてロードイネーブル信号ＬＥがＨレベ
ルに立ち上がり、その立ち上がりに基づいて、各Ｄフリ
ップフロップ回路２ａ〜２ｄの出力信号Ｑがラッチ回路
３ａ〜３ｄにそれぞれラッチされて、パラレル出力デー
タとして主要回路４に出力される。
カウンタ回路７に入力されると、その４クロック目の立
ち上がりに基づいてロードイネーブル信号ＬＥがＨレベ
ルに立ち上がり、その立ち上がりに基づいて、各Ｄフリ
ップフロップ回路２ａ〜２ｄの出力信号Ｑがラッチ回路
３ａ〜３ｄにそれぞれラッチされて、パラレル出力デー
タとして主要回路４に出力される。
【００１９】
【発明が解決しようとする課題】前記第一の従来例のシ
リアル−パラレル変換回路を制御するためには、制御回
路から入力データＤＡと、クロック信号ＣＬＫと、ロー
ドイネーブル信号ＬＥを入力する必要がある。
リアル−パラレル変換回路を制御するためには、制御回
路から入力データＤＡと、クロック信号ＣＬＫと、ロー
ドイネーブル信号ＬＥを入力する必要がある。
【００２０】従って、制御回路は、このシリアル−パラ
レル変換回路を制御するために３つの制御信号のタイミ
ングを調整して出力する必要があって、その制御動作が
複雑となる。また、制御回路と、シリアル−パラレル変
換回路を接続するために、３本の制御バスが必要となっ
て、各回路の端子数が増大するという問題点がある。
レル変換回路を制御するために３つの制御信号のタイミ
ングを調整して出力する必要があって、その制御動作が
複雑となる。また、制御回路と、シリアル−パラレル変
換回路を接続するために、３本の制御バスが必要となっ
て、各回路の端子数が増大するという問題点がある。
【００２１】前記第二の従来例のシリアル−パラレル変
換回路では、入力データＤＡと、クロック信号ＣＬＫと
の２つの制御信号に基づいて制御されるため、前記第一
の従来例に比して、シリアル−パラレル変換回路の端子
数を削減することができるとともに、制御信号のタイミ
ングを調整することも容易となる。
換回路では、入力データＤＡと、クロック信号ＣＬＫと
の２つの制御信号に基づいて制御されるため、前記第一
の従来例に比して、シリアル−パラレル変換回路の端子
数を削減することができるとともに、制御信号のタイミ
ングを調整することも容易となる。
【００２２】ところが、パラレル出力信号のビット数を
増大させるにつれて、カウンタ回路７を構成するＴフリ
ップフロップ回路の段数を増大させる必要がある。従っ
て、パラレル出力信号のビット数を増大させるにつれ
て、回路規模が増大し、このシリアル−パラレル変換回
路を備えた半導体集積回路装置が大型化するという問題
点がある。
増大させるにつれて、カウンタ回路７を構成するＴフリ
ップフロップ回路の段数を増大させる必要がある。従っ
て、パラレル出力信号のビット数を増大させるにつれ
て、回路規模が増大し、このシリアル−パラレル変換回
路を備えた半導体集積回路装置が大型化するという問題
点がある。
【００２３】この発明の目的は、回路規模を増大させる
ことなく、パラレル出力信号のビット数を増大させ得る
シリアル−パラレル変換回路を提供することにある。
ことなく、パラレル出力信号のビット数を増大させ得る
シリアル−パラレル変換回路を提供することにある。
【００２４】
【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。すなわち、シリアル入力データＤＡ
と、クロック信号ＣＬＫが入力され、前記クロック信号
ＣＬＫに基づいて前記シリアル入力データＤＡを順次シ
フトしてパラレル信号として出力するシフトレジスタ１
１と、前記シリアル入力データＤＡとクロック信号ＣＬ
Ｋとに基づいて、シリアル入力データＤＡの最下位ビッ
トの入力後に、ロードイネーブル信号ＬＥを生成して出
力する信号生成回路１４と、前記シフトレジスタ１１か
ら出力されるパラレル出力信号を前記ロードイネーブル
信号ＬＥの入力に基づいてそれぞれラッチして出力する
ラッチ回路１３とからシリアル−パラレル変換回路が構
成される。
原理説明図である。すなわち、シリアル入力データＤＡ
と、クロック信号ＣＬＫが入力され、前記クロック信号
ＣＬＫに基づいて前記シリアル入力データＤＡを順次シ
フトしてパラレル信号として出力するシフトレジスタ１
１と、前記シリアル入力データＤＡとクロック信号ＣＬ
Ｋとに基づいて、シリアル入力データＤＡの最下位ビッ
トの入力後に、ロードイネーブル信号ＬＥを生成して出
力する信号生成回路１４と、前記シフトレジスタ１１か
ら出力されるパラレル出力信号を前記ロードイネーブル
信号ＬＥの入力に基づいてそれぞれラッチして出力する
ラッチ回路１３とからシリアル−パラレル変換回路が構
成される。
【００２５】請求項２では、前記信号生成回路は、前記
シリアル入力データがクロック信号として入力され、前
記クロック信号が入力信号として入力されるＤフリップ
フロップ回路で構成され、シリアル入力データの最下位
ビットの入力後に異なる位相で入力される前記シリアル
入力データ及びクロック信号に基づいて前記ロードイネ
ーブル信号を出力する。
シリアル入力データがクロック信号として入力され、前
記クロック信号が入力信号として入力されるＤフリップ
フロップ回路で構成され、シリアル入力データの最下位
ビットの入力後に異なる位相で入力される前記シリアル
入力データ及びクロック信号に基づいて前記ロードイネ
ーブル信号を出力する。
【００２６】請求項３では、前記信号生成回路は、前記
シリアル入力データがクロック信号として入力され、前
記クロック信号が入力信号として入力されるＤフリップ
フロップ回路と、前記Ｄフリップフロップ回路の出力信
号と、前記クロック信号とが入力されるＡＮＤ回路とか
ら構成され、シリアル入力データの最下位ビットの入力
後に異なる位相で入力される前記シリアル入力データ及
びクロック信号に基づいて前記ロードイネーブル信号を
出力する。
シリアル入力データがクロック信号として入力され、前
記クロック信号が入力信号として入力されるＤフリップ
フロップ回路と、前記Ｄフリップフロップ回路の出力信
号と、前記クロック信号とが入力されるＡＮＤ回路とか
ら構成され、シリアル入力データの最下位ビットの入力
後に異なる位相で入力される前記シリアル入力データ及
びクロック信号に基づいて前記ロードイネーブル信号を
出力する。
【００２７】
【作用】請求項１では、シリアル入力データとクロック
信号とに基づいて、シリアル入力データの最下位ビット
の入力後に、ロードイネーブル信号が生成されて、ラッ
チ回路に出力される。
信号とに基づいて、シリアル入力データの最下位ビット
の入力後に、ロードイネーブル信号が生成されて、ラッ
チ回路に出力される。
【００２８】請求項２では、シリアル入力データの最下
位ビットの入力後に異なる位相で入力される前記シリア
ル入力データ及びクロック信号に基づいて、Ｄフリップ
フロップ回路でロードイネーブル信号が生成されて出力
される。
位ビットの入力後に異なる位相で入力される前記シリア
ル入力データ及びクロック信号に基づいて、Ｄフリップ
フロップ回路でロードイネーブル信号が生成されて出力
される。
【００２９】請求項３では、シリアル入力データの最下
位ビットの入力後に異なる位相で入力される前記シリア
ル入力データ及びクロック信号に基づいて、Ｄフリップ
フロップ回路でロードイネーブル信号が生成されて出力
される。
位ビットの入力後に異なる位相で入力される前記シリア
ル入力データ及びクロック信号に基づいて、Ｄフリップ
フロップ回路でロードイネーブル信号が生成されて出力
される。
【００３０】
【実施例】図２は、本発明を具体化したシリアル−パラ
レル変換回路の第一の実施例を示す。
レル変換回路の第一の実施例を示す。
【００３１】シフトレジスタ１１は、５段のＤフリップ
フロップ回路１２ａ〜１２ｅが直列に接続されて構成さ
れる。初段のＤフリップフロップ回路１２ａには制御回
路（図示しない）からシリアル入力データＤＡと、クロ
ック信号ＣＬＫが入力される。そして、Ｄフリップフロ
ップ回路１２ａは、クロック信号ＣＬＫがＬレベルから
Ｈレベルに立ち上がる毎に、入力データＤＡをラッチし
て出力信号Ｑとして次段のＤフリップフロップ回路１２
ｂに出力する。
フロップ回路１２ａ〜１２ｅが直列に接続されて構成さ
れる。初段のＤフリップフロップ回路１２ａには制御回
路（図示しない）からシリアル入力データＤＡと、クロ
ック信号ＣＬＫが入力される。そして、Ｄフリップフロ
ップ回路１２ａは、クロック信号ＣＬＫがＬレベルから
Ｈレベルに立ち上がる毎に、入力データＤＡをラッチし
て出力信号Ｑとして次段のＤフリップフロップ回路１２
ｂに出力する。
【００３２】２段目以降のＤフリップフロップ回路１２
ｂ〜１２ｅには、クロック信号ＣＬＫが入力されるとと
もに、その前段のＤフリップフロップ回路２ａ〜２ｄの
出力信号Ｑが入力信号Ｄとして入力される。そして、各
Ｄフリップフロップ回路２ｂ〜２ｅは、クロック信号Ｃ
ＬＫがＬレベルからＨレベルに立ち上がる毎に入力信号
Ｄをラッチして出力信号Ｑとして出力する。
ｂ〜１２ｅには、クロック信号ＣＬＫが入力されるとと
もに、その前段のＤフリップフロップ回路２ａ〜２ｄの
出力信号Ｑが入力信号Ｄとして入力される。そして、各
Ｄフリップフロップ回路２ｂ〜２ｅは、クロック信号Ｃ
ＬＫがＬレベルからＨレベルに立ち上がる毎に入力信号
Ｄをラッチして出力信号Ｑとして出力する。
【００３３】前記Ｄフリップフロップ回路２ｂ〜２ｅの
出力信号Ｑは、ラッチ回路１３ａ〜１３ｄにそれぞれ入
力信号Ｄとして入力される。前記ラッチ回路１３ａ〜１
３ｄには、ロードイネーブル信号生成回路１４からロー
ドイネーブル信号ＬＥがそれぞれ入力される。そして、
ロードイネーブル信号ＬＥがＬレベルからＨレベルに立
ち上がると、各ラッチ回路１３ａ〜１３ｄは入力信号Ｄ
をラッチして、出力信号Ｑとして主要回路４に出力す
る。
出力信号Ｑは、ラッチ回路１３ａ〜１３ｄにそれぞれ入
力信号Ｄとして入力される。前記ラッチ回路１３ａ〜１
３ｄには、ロードイネーブル信号生成回路１４からロー
ドイネーブル信号ＬＥがそれぞれ入力される。そして、
ロードイネーブル信号ＬＥがＬレベルからＨレベルに立
ち上がると、各ラッチ回路１３ａ〜１３ｄは入力信号Ｄ
をラッチして、出力信号Ｑとして主要回路４に出力す
る。
【００３４】前記ロードイネーブル信号生成回路１４
は、Ｄフリップフロップ回路１２ｆで構成され、前記入
力データＤＡがクロック信号ＣＫとして入力され、前記
クロック信号ＣＬＫが入力信号Ｄとして入力される。従
って、クロック信号ＣＬＫがＨレベルにある状態で、入
力データＤＡがＨレベルに立ち上がると、ロードイネー
ブル信号生成回路１４から出力されるロードイネーブル
信号ＬＥがＨレベルに立ち上がる。
は、Ｄフリップフロップ回路１２ｆで構成され、前記入
力データＤＡがクロック信号ＣＫとして入力され、前記
クロック信号ＣＬＫが入力信号Ｄとして入力される。従
って、クロック信号ＣＬＫがＨレベルにある状態で、入
力データＤＡがＨレベルに立ち上がると、ロードイネー
ブル信号生成回路１４から出力されるロードイネーブル
信号ＬＥがＨレベルに立ち上がる。
【００３５】前記入力データＤＡ及びクロック信号ＣＬ
Ｋをこのシリアル−パラレル変換回路に出力する制御回
路は、マイコン等で構成され、図３に示すように所定ビ
ット数の入力データＤＡを出力した後は、半周期分遅延
させてパルス信号Ｐ１，Ｐ２を出力する。
Ｋをこのシリアル−パラレル変換回路に出力する制御回
路は、マイコン等で構成され、図３に示すように所定ビ
ット数の入力データＤＡを出力した後は、半周期分遅延
させてパルス信号Ｐ１，Ｐ２を出力する。
【００３６】また、前記制御回路は５クロックのクロッ
ク信号ＣＬＫを出力した後は、クロック信号ＣＬＫの出
力を停止する。次に、このように構成されたシリアル−
パラレル変換回路の動作を図３に従って説明する。
ク信号ＣＬＫを出力した後は、クロック信号ＣＬＫの出
力を停止する。次に、このように構成されたシリアル−
パラレル変換回路の動作を図３に従って説明する。
【００３７】クロック信号ＣＬＫと同期するシリアル入
力データＤＡがＤフリップフロップ回路１２ａに順次入
力され、かつＤフリップフロップ回路１２ａ〜１２ｅに
クロック信号ＣＬＫが入力されると、入力データＤＡが
次段のＤフリップフロップ回路１２ｂ〜１２ｅに順次転
送される。
力データＤＡがＤフリップフロップ回路１２ａに順次入
力され、かつＤフリップフロップ回路１２ａ〜１２ｅに
クロック信号ＣＬＫが入力されると、入力データＤＡが
次段のＤフリップフロップ回路１２ｂ〜１２ｅに順次転
送される。
【００３８】そして、５クロックのクロック信号ＣＬＫ
が各Ｄフリップフロップ回路１２ａ〜１２ｅに入力され
ると、例えば「１１０１」のシリアル入力データが各Ｄ
フリップフロップ回路１２ｂ〜１２ｅにラッチされた状
態となる。
が各Ｄフリップフロップ回路１２ａ〜１２ｅに入力され
ると、例えば「１１０１」のシリアル入力データが各Ｄ
フリップフロップ回路１２ｂ〜１２ｅにラッチされた状
態となる。
【００３９】制御回路が４ビットのシリアル入力データ
ＤＡを出力し終わると、同制御回路は入力データＤＡの
出力タイミングから半周期遅れてＨレベルに立ち上がる
パルス信号Ｐ１を出力する。
ＤＡを出力し終わると、同制御回路は入力データＤＡの
出力タイミングから半周期遅れてＨレベルに立ち上がる
パルス信号Ｐ１を出力する。
【００４０】すると、クロック信号ＣＬＫがＨレベルの
状態で入力データＤＡがＨレベルに立ち上がり、ロード
イネーブル信号生成回路１４から出力されるロードイネ
ーブル信号ＬＥがＨレベルに立ち上がる。
状態で入力データＤＡがＨレベルに立ち上がり、ロード
イネーブル信号生成回路１４から出力されるロードイネ
ーブル信号ＬＥがＨレベルに立ち上がる。
【００４１】各ラッチ回路１３ａ〜１３ｄにＨレベルに
立ち上がるロードイネーブル信号ＬＥが入力されると、
各Ｄフリップフロップ回路１２ｂ〜１２ｅの出力信号Ｑ
がラッチ回路１３ａ〜１３ｄにそれぞれラッチされて、
パラレル出力データとして主要回路４に出力される。
立ち上がるロードイネーブル信号ＬＥが入力されると、
各Ｄフリップフロップ回路１２ｂ〜１２ｅの出力信号Ｑ
がラッチ回路１３ａ〜１３ｄにそれぞれラッチされて、
パラレル出力データとして主要回路４に出力される。
【００４２】次いで、制御回路からロードイネーブル信
号生成回路１４にパルス信号Ｐ２が入力されると、クロ
ック信号ＣＬＫはＬレベルであるので、ロードイネーブ
ル信号ＬＥがＬレベルにリセットされる。
号生成回路１４にパルス信号Ｐ２が入力されると、クロ
ック信号ＣＬＫはＬレベルであるので、ロードイネーブ
ル信号ＬＥがＬレベルにリセットされる。
【００４３】以上のようにこのシリアル−パラレル変換
回路では、入力データＤＡと、クロック信号ＣＬＫの２
つの制御信号に基づいて変換動作を行うことができる。
そして、所定ビット数の入力データＤＡが入力された後
に、制御回路により、パルス信号Ｐ１，Ｐ２を入力すれ
ば、ロードイネーブル信号生成回路１４により、ロード
イネーブル信号ＬＥを生成して、各ラッチ回路１３ａ〜
１３ｄに出力することができる。
回路では、入力データＤＡと、クロック信号ＣＬＫの２
つの制御信号に基づいて変換動作を行うことができる。
そして、所定ビット数の入力データＤＡが入力された後
に、制御回路により、パルス信号Ｐ１，Ｐ２を入力すれ
ば、ロードイネーブル信号生成回路１４により、ロード
イネーブル信号ＬＥを生成して、各ラッチ回路１３ａ〜
１３ｄに出力することができる。
【００４４】従って、シリアル−パラレル変換回路の端
子数を削減することができるとともに、制御信号のタイ
ミングを調整することも容易である。また、ロードイネ
ーブル信号生成回路１４は、シリアル入力データ及びパ
ラレル出力信号のビット数を増大させても、その回路規
模が増大することはない。
子数を削減することができるとともに、制御信号のタイ
ミングを調整することも容易である。また、ロードイネ
ーブル信号生成回路１４は、シリアル入力データ及びパ
ラレル出力信号のビット数を増大させても、その回路規
模が増大することはない。
【００４５】図４は、本発明を具体化したシリアル−パ
ラレル変換回路の第二の実施例を示す。この実施例は、
前記第一の実施例のロードイネーブル信号生成回路１４
を、Ｄフリップフロップ回路１２ｆとＡＮＤ回路１５と
で構成したものである。そして、前記ＡＮＤ回路１５に
は前記Ｄフリップフロップ回路１２ｆの出力信号と、前
記クロック信号ＣＬＫが入力され、同ＡＮＤ回路１５の
出力信号がロードイネーブル信号ＬＥとして前記ラッチ
回路１３ａ〜１３ｂに出力される。
ラレル変換回路の第二の実施例を示す。この実施例は、
前記第一の実施例のロードイネーブル信号生成回路１４
を、Ｄフリップフロップ回路１２ｆとＡＮＤ回路１５と
で構成したものである。そして、前記ＡＮＤ回路１５に
は前記Ｄフリップフロップ回路１２ｆの出力信号と、前
記クロック信号ＣＬＫが入力され、同ＡＮＤ回路１５の
出力信号がロードイネーブル信号ＬＥとして前記ラッチ
回路１３ａ〜１３ｂに出力される。
【００４６】このような構成により、前記第一の実施例
の効果に加えて、図５に示すように、所定ビット数の入
力データＤＡに続いて入力される前記パルス信号Ｐ１の
立ち上がりに基づいてロードイネーブル信号ＬＥを立ち
上げ、クロック信号ＣＬＫの立ち下がりに基づいてロー
ドイネーブル信号ＬＥを立ち下げることができる。
の効果に加えて、図５に示すように、所定ビット数の入
力データＤＡに続いて入力される前記パルス信号Ｐ１の
立ち上がりに基づいてロードイネーブル信号ＬＥを立ち
上げ、クロック信号ＣＬＫの立ち下がりに基づいてロー
ドイネーブル信号ＬＥを立ち下げることができる。
【００４７】従って、制御回路からの前記パルス信号Ｐ
２の出力を省略することができるので、次サイクルの入
力データＤＡの入力開始時期を速めることができ、変換
速度を向上させることができる。
２の出力を省略することができるので、次サイクルの入
力データＤＡの入力開始時期を速めることができ、変換
速度を向上させることができる。
【００４８】なお、前記実施例では４ビットのシリアル
入力データが入力される構成としたが、シリアルレジス
タを構成するＤフリップフロップ回路及びラッチ回路の
段数を変更することにより、任意のビット数のシリアル
入力データをパラレル出力データに変換することができ
る。
入力データが入力される構成としたが、シリアルレジス
タを構成するＤフリップフロップ回路及びラッチ回路の
段数を変更することにより、任意のビット数のシリアル
入力データをパラレル出力データに変換することができ
る。
【００４９】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）シリアル入力データと、クロック信号が入力さ
れ、前記クロック信号に基づいて前記シリアル入力デー
タを順次シフトしてパラレル信号として出力するシフト
レジスタと、前記シリアル入力データとクロック信号と
に基づいて、シリアル入力データの最下位ビットの入力
後に、ロードイネーブル信号を生成して出力する信号生
成回路と、前記シフトレジスタから出力されるパラレル
出力信号を前記ロードイネーブル信号の入力に基づいて
それぞれラッチして出力するラッチ回路と、前記シリア
ル入力データ及びクロック信号を出力し、前記シリアル
入力データの最下位ビットの入力後に、前記シリアル入
力データ及びクロック信号を異なる位相で出力する制御
回路とを備えたシリアル−パラレル変換回路。シリアル
入力データ及びパラレル出力信号のビット数が増大して
も、信号生成回路が大規模化することはない。
術思想について、以下にその効果とともに記載する。 （１）シリアル入力データと、クロック信号が入力さ
れ、前記クロック信号に基づいて前記シリアル入力デー
タを順次シフトしてパラレル信号として出力するシフト
レジスタと、前記シリアル入力データとクロック信号と
に基づいて、シリアル入力データの最下位ビットの入力
後に、ロードイネーブル信号を生成して出力する信号生
成回路と、前記シフトレジスタから出力されるパラレル
出力信号を前記ロードイネーブル信号の入力に基づいて
それぞれラッチして出力するラッチ回路と、前記シリア
ル入力データ及びクロック信号を出力し、前記シリアル
入力データの最下位ビットの入力後に、前記シリアル入
力データ及びクロック信号を異なる位相で出力する制御
回路とを備えたシリアル−パラレル変換回路。シリアル
入力データ及びパラレル出力信号のビット数が増大して
も、信号生成回路が大規模化することはない。
【００５０】
【発明の効果】以上詳述したように、本発明では、回路
規模を増大させることなく、パラレル出力信号のビット
数を増大させ得るシリアル−パラレル変換回路を提供す
ることができる。
規模を増大させることなく、パラレル出力信号のビット
数を増大させ得るシリアル−パラレル変換回路を提供す
ることができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施例を示すブロック図である。
【図３】 第一の実施例の動作を示す波形図である。
【図４】 第二の実施例を示すブロック図である。
【図５】 第二の実施例の動作を示す波形図である。
【図６】 第一の従来例を示すブロック図である。
【図７】 第一の従来例の動作を示す波形図である。
【図８】 第二の従来例を示すブロック図である。
【図９】 第二の従来例の動作を示す波形図である。
１１ シフトレジスタ １３ ラッチ回路 １４ 信号生成回路 ＤＡ シリアル入力データ ＣＬＫ クロック信号 ＬＥ ロードイネーブル信号
Claims (3)
- 【請求項１】 シリアル入力データと、クロック信号が
入力され、前記クロック信号に基づいて前記シリアル入
力データを順次シフトしてパラレル信号として出力する
シフトレジスタと、 前記シリアル入力データとクロック信号とに基づいて、
シリアル入力データの最下位ビットの入力後に、ロード
イネーブル信号を生成して出力する信号生成回路と、 前記シフトレジスタから出力されるパラレル出力信号を
前記ロードイネーブル信号の入力に基づいてそれぞれラ
ッチして出力するラッチ回路と、を備えたことを特徴と
するシリアル−パラレル変換回路。 - 【請求項２】 前記信号生成回路は、前記シリアル入力
データがクロックとして入力され、前記クロック信号が
入力信号として入力されるＤフリップフロップ回路で構
成され、シリアル入力データの最下位ビットの入力後に
異なる位相で入力される前記シリアル入力データ及びク
ロック信号に基づいて前記ロードイネーブル信号を出力
することを特徴とする請求項１記載のシリアル−パラレ
ル変換回路。 - 【請求項３】 前記信号生成回路は、前記シリアル入力
データがクロック信号として入力され、前記クロック信
号が入力信号として入力されるＤフリップフロップ回路
と、前記Ｄフリップフロップ回路の出力信号と、前記ク
ロック信号とが入力されるＡＮＤ回路とから構成され、
シリアル入力データの最下位ビットの入力後に異なる位
相で入力される前記シリアル入力データ及びクロック信
号に基づいて前記ロードイネーブル信号を出力すること
を特徴とする請求項１記載のシリアル−パラレル変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6127195A JPH08265168A (ja) | 1995-03-20 | 1995-03-20 | シリアル−パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6127195A JPH08265168A (ja) | 1995-03-20 | 1995-03-20 | シリアル−パラレル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265168A true JPH08265168A (ja) | 1996-10-11 |
Family
ID=13166395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6127195A Withdrawn JPH08265168A (ja) | 1995-03-20 | 1995-03-20 | シリアル−パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08265168A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005301423A (ja) * | 2004-04-07 | 2005-10-27 | Canon Inc | シリアルデータ転送方法、電子機器、及び記録装置 |
| US7667494B2 (en) * | 2008-03-31 | 2010-02-23 | Lsi Corporation | Methods and apparatus for fast unbalanced pipeline architecture |
| JP2015154135A (ja) * | 2014-02-12 | 2015-08-24 | 新日本無線株式会社 | シリアル／パラレル変換方法および装置 |
-
1995
- 1995-03-20 JP JP6127195A patent/JPH08265168A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005301423A (ja) * | 2004-04-07 | 2005-10-27 | Canon Inc | シリアルデータ転送方法、電子機器、及び記録装置 |
| JP4565613B2 (ja) * | 2004-04-07 | 2010-10-20 | キヤノン株式会社 | シリアルデータ転送方法、電子機器、及び記録装置 |
| US8002370B2 (en) | 2004-04-07 | 2011-08-23 | Canon Kabushiki Kaisha | Serial data transfer method, electric device, and printing apparatus |
| US7667494B2 (en) * | 2008-03-31 | 2010-02-23 | Lsi Corporation | Methods and apparatus for fast unbalanced pipeline architecture |
| JP2015154135A (ja) * | 2014-02-12 | 2015-08-24 | 新日本無線株式会社 | シリアル／パラレル変換方法および装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |