JP2565144B2 - 直並列変換器 - Google Patents
直並列変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は直列データ信号を、並列
データ信号にする直並列変換器の回路に関する。
データ信号にする直並列変換器の回路に関する。
【０００２】
【発明の概要】本発明は直列データ信号を並列データ信
号に変換する直並列変換器において、少なくとも一系統
の直列データ信号を入力とする複数の保持回路と、前記
保持回路の保持制御信号を出力する、複数のマスタース
レイブ型フリップフロップ（以下ＦＦと略す）からなる
シフトレジスタを有し、前記直列データ信号のうち、時
系列的に隣り合う直列データ信号を保持する任意の２つ
の保持回路のうち、一方の保持回路は前記フリップフロ
ツプのマスター出力を保持信号とし、他方の保持回路は
スレイブ出力を保持信号とする事により、シフトレジス
タの構成素子数を半分にし、低パワーかつ、高速動作の
直並列変換器を実現するものである。
号に変換する直並列変換器において、少なくとも一系統
の直列データ信号を入力とする複数の保持回路と、前記
保持回路の保持制御信号を出力する、複数のマスタース
レイブ型フリップフロップ（以下ＦＦと略す）からなる
シフトレジスタを有し、前記直列データ信号のうち、時
系列的に隣り合う直列データ信号を保持する任意の２つ
の保持回路のうち、一方の保持回路は前記フリップフロ
ツプのマスター出力を保持信号とし、他方の保持回路は
スレイブ出力を保持信号とする事により、シフトレジス
タの構成素子数を半分にし、低パワーかつ、高速動作の
直並列変換器を実現するものである。
【０００３】
【従来の技術】従来の直並列変換器の回路は図３に示す
様にｎビット分のＦＦで構成されたシフトレジスタ回路
になっていた。直列データ信号は、前記シフトレジス夕
の初段のＦＦに入力され、転送クロックによって順次転
送され、各ビットに対応するＦＦの出力群に、ｎビット
分の並列データとして出力された。
様にｎビット分のＦＦで構成されたシフトレジスタ回路
になっていた。直列データ信号は、前記シフトレジス夕
の初段のＦＦに入力され、転送クロックによって順次転
送され、各ビットに対応するＦＦの出力群に、ｎビット
分の並列データとして出力された。
【０００４】
【発明が解決しようとする課題】しかし前記従来技術で
は、ｎビット分の直列信号を転送するためには、ｎ発の
転送クロックを必要とし、高速で直並列変換を行なう場
合、シフトレジスタの転送速度によって、直並列変換速
度が決まり、直並列変換速度が上げられないという問題
を有する。
は、ｎビット分の直列信号を転送するためには、ｎ発の
転送クロックを必要とし、高速で直並列変換を行なう場
合、シフトレジスタの転送速度によって、直並列変換速
度が決まり、直並列変換速度が上げられないという問題
を有する。
【０００５】また２系統以上の直列信号を直並列変換す
る場合、直列信号の系統数分だけのシフトレジスタが必
要であり、直列信号の系列数が増えるに従って回路構成
素子数が大幅に増加するという問題も有する。そこで本
発明はこの様な問題を解決するもので、その目的とする
ところは、双方向シフトレジスタにもでき、高速かつ高
集積化された低パワ一の直並列変換器を提供するところ
にある。
る場合、直列信号の系統数分だけのシフトレジスタが必
要であり、直列信号の系列数が増えるに従って回路構成
素子数が大幅に増加するという問題も有する。そこで本
発明はこの様な問題を解決するもので、その目的とする
ところは、双方向シフトレジスタにもでき、高速かつ高
集積化された低パワ一の直並列変換器を提供するところ
にある。
【０００６】
【課題を解決するための手段】本発明の直並列変換回路
は、直列データ信号を並列データ信号に変換する直並列
変換器において、少なくとも一系統の直列入力データを
保持制御信号に基づき保持する複数の保持回路と、前記
保持制御信号を出力するシフトレジスタとを備え、前記
シフトレジスタは、直列接続された複数のフリップフロ
ップからなり、前記フリップフロップは、マスターラッ
チ部及びスレーブラッチ部から構成され、前記マスター
ラッチ部は、前段の前記フリップフロップから出力され
たパルスを入力し、第１のクロック信号に基づき、該パ
ルスを反転して出力する第１の反転回路と、前記第１の
反転回路から出力されたパルスを入力し、該パルスを反
転して出力する第２の反転回路と、前記第２の反転回路
から出力されたパルスを入力し、該パルスを前記第１の
クロック信号とは逆相の第２のクロック信号に基づき、
前記第２の反転回路へ反転して出力する第３の反転回路
とからなり、前記第１及び第３の反転回路からの出力パ
ルスを第１の制御信号として出力し、前記スレイブラッ
チ部は、前記第２の反転回路から出力されたパルスを入
力し、前記第２のクロック信号に基づき、該パルスを反
転して出力する第４の反転回路と、前記第４の反転回路
から出力されたパルスを入力し、該パルスを反転して出
力する第５の反転回路と、前記第５の反転回路から出力
されたパルスを入力し、前記第１のクロック信号に基づ
き、該パルスを前記第４の反転回路へ反転して出力する
第６の反転回路とからなり、前記第４及び第６の反転回
路からの出力パルスを第２の制御信号として出力し、前
記第５の反転回路からの出力パルスを次段のフリップフ
ロップの第１の反転回路へ出力し、前記複数の保持回路
のうち、第１の保持回路は前記第１の制御信号を保持制
御信号として入力し、前記第１の保持回路と時系列的に
隣り合う直列データ信号を保持する第２の保持回路は前
記第２の制御信号を保持制御信号として入力することを
特徴とする。また、直列データ信号を並列データ信号に
変換する直並列変換器において、少なくとも一系統の直
列入力データを保持制御信号に基づき保持する複数の保
持回路と、前記保持制御信号を出力するシフトレジスタ
とを備え、前記シフトレジスタは、直列接続された複数
のフリップフロップからなり、前記フリップフロップ
は、マスターラッチ部及 びスレーブラッチ部から構成さ
れ、前記マスターラッチ部は、入力端子より前段の前記
フリップフロップから出力されたパルスを入力し、第１
のクロック信号に基づき、出力端子より該パルスを反転
して出力する第１の反転回路と、入力端子が前記第１の
反転回路の前記出力端子と接続され、該入力端子から入
力した信号を出力端子より反転出力する第２の反転回路
と、入力端子が前記第２の反転回路の前記出力端子と接
続され、該入力端子から入力した信号を前記第１のクロ
ック信号とは逆相の第２のクロック信号に基づき反転出
力する出力端子が前記第１の反転回路の前記出力端子に
接続さる第３の反転回路とを有し、前記第１の反転回路
の前記出力端子と前記第３の反転回路の前記出力端子の
接続点からの出力パルスを第１の制御信号として出力
し、前記スレイブラッチ部は、入力端子より前記第２の
反転回路から出力されたパルスを入力し、前記第２のク
ロック信号に基づき、出力端子より該パルスを反転して
出力する第４の反転回路と、入力端子が前記第４の反転
回路の前記出力端子と接続され、該入力端子より入力し
た信号を出力端子より反転して出力する第５の反転回路
と、入力端子が前記第５の反転回路の前記出力端子と接
続され、該入力端子から入力した信号を前記第１のクロ
ック信号に基づき反転出力する出力端子が前記第４の反
転回路の出力端子と接続される第６の反転回路とからな
り、前記第４の反転回路の前記出力端子と前記第６の反
転回路の前記出力端子の接続点からの出力パルスを第２
の制御信号として出力し、前記第５の反転回路からの出
力パルスを次段のフリップフロップの第１の反転回路へ
出力し、前記複数の保持回路のうち、第１の保持回路は
前記第１の制御信号を保持制御信号として入力し、前記
第１の保持回路と時系列的に隣り合う直列データ信号を
保持する第２の保持回路は前記第２の制御信号を保持制
御信号として入力することを特徴とする。
は、直列データ信号を並列データ信号に変換する直並列
変換器において、少なくとも一系統の直列入力データを
保持制御信号に基づき保持する複数の保持回路と、前記
保持制御信号を出力するシフトレジスタとを備え、前記
シフトレジスタは、直列接続された複数のフリップフロ
ップからなり、前記フリップフロップは、マスターラッ
チ部及びスレーブラッチ部から構成され、前記マスター
ラッチ部は、前段の前記フリップフロップから出力され
たパルスを入力し、第１のクロック信号に基づき、該パ
ルスを反転して出力する第１の反転回路と、前記第１の
反転回路から出力されたパルスを入力し、該パルスを反
転して出力する第２の反転回路と、前記第２の反転回路
から出力されたパルスを入力し、該パルスを前記第１の
クロック信号とは逆相の第２のクロック信号に基づき、
前記第２の反転回路へ反転して出力する第３の反転回路
とからなり、前記第１及び第３の反転回路からの出力パ
ルスを第１の制御信号として出力し、前記スレイブラッ
チ部は、前記第２の反転回路から出力されたパルスを入
力し、前記第２のクロック信号に基づき、該パルスを反
転して出力する第４の反転回路と、前記第４の反転回路
から出力されたパルスを入力し、該パルスを反転して出
力する第５の反転回路と、前記第５の反転回路から出力
されたパルスを入力し、前記第１のクロック信号に基づ
き、該パルスを前記第４の反転回路へ反転して出力する
第６の反転回路とからなり、前記第４及び第６の反転回
路からの出力パルスを第２の制御信号として出力し、前
記第５の反転回路からの出力パルスを次段のフリップフ
ロップの第１の反転回路へ出力し、前記複数の保持回路
のうち、第１の保持回路は前記第１の制御信号を保持制
御信号として入力し、前記第１の保持回路と時系列的に
隣り合う直列データ信号を保持する第２の保持回路は前
記第２の制御信号を保持制御信号として入力することを
特徴とする。また、直列データ信号を並列データ信号に
変換する直並列変換器において、少なくとも一系統の直
列入力データを保持制御信号に基づき保持する複数の保
持回路と、前記保持制御信号を出力するシフトレジスタ
とを備え、前記シフトレジスタは、直列接続された複数
のフリップフロップからなり、前記フリップフロップ
は、マスターラッチ部及 びスレーブラッチ部から構成さ
れ、前記マスターラッチ部は、入力端子より前段の前記
フリップフロップから出力されたパルスを入力し、第１
のクロック信号に基づき、出力端子より該パルスを反転
して出力する第１の反転回路と、入力端子が前記第１の
反転回路の前記出力端子と接続され、該入力端子から入
力した信号を出力端子より反転出力する第２の反転回路
と、入力端子が前記第２の反転回路の前記出力端子と接
続され、該入力端子から入力した信号を前記第１のクロ
ック信号とは逆相の第２のクロック信号に基づき反転出
力する出力端子が前記第１の反転回路の前記出力端子に
接続さる第３の反転回路とを有し、前記第１の反転回路
の前記出力端子と前記第３の反転回路の前記出力端子の
接続点からの出力パルスを第１の制御信号として出力
し、前記スレイブラッチ部は、入力端子より前記第２の
反転回路から出力されたパルスを入力し、前記第２のク
ロック信号に基づき、出力端子より該パルスを反転して
出力する第４の反転回路と、入力端子が前記第４の反転
回路の前記出力端子と接続され、該入力端子より入力し
た信号を出力端子より反転して出力する第５の反転回路
と、入力端子が前記第５の反転回路の前記出力端子と接
続され、該入力端子から入力した信号を前記第１のクロ
ック信号に基づき反転出力する出力端子が前記第４の反
転回路の出力端子と接続される第６の反転回路とからな
り、前記第４の反転回路の前記出力端子と前記第６の反
転回路の前記出力端子の接続点からの出力パルスを第２
の制御信号として出力し、前記第５の反転回路からの出
力パルスを次段のフリップフロップの第１の反転回路へ
出力し、前記複数の保持回路のうち、第１の保持回路は
前記第１の制御信号を保持制御信号として入力し、前記
第１の保持回路と時系列的に隣り合う直列データ信号を
保持する第２の保持回路は前記第２の制御信号を保持制
御信号として入力することを特徴とする。
【０００７】
【作用】本発明の上記構成によれば、保持制御信号はシ
フトレジスタ内をシフトクロックによって転送される。
保持制御信号はシフトレジスタを構成する第１及び第２
のクロックインバーターの出力から対応する保持の制御
入力に接続され、保持制御信号によって選択された保持
回路についてのみ直列データ信号が保持される。
フトレジスタ内をシフトクロックによって転送される。
保持制御信号はシフトレジスタを構成する第１及び第２
のクロックインバーターの出力から対応する保持の制御
入力に接続され、保持制御信号によって選択された保持
回路についてのみ直列データ信号が保持される。
【０００８】
【０００９】従ってｎ個のデータからなる直列信号をｎ
／２発の転送クロックによって直並列変換ができるた
め、直並列変換速度は実質的に２倍にできる。
／２発の転送クロックによって直並列変換ができるた
め、直並列変換速度は実質的に２倍にできる。
【００１０】また、例えば、複数系統の直列データ信号
も、シフトレジスタの数はそのままで、ラッチ群の数の
みを増やすことにより直並列変換ができ、高集積化が可
能となる。
も、シフトレジスタの数はそのままで、ラッチ群の数の
みを増やすことにより直並列変換ができ、高集積化が可
能となる。
【００１１】
【実施例】図１は本発明の実施例における回路図であ
り、図２は実施例の動作を示すタイミング図である。
り、図２は実施例の動作を示すタイミング図である。
【００１２】直列データ信号は直列信号入力端子１に入
力されている。ラッチ制御入力信号は、シフトレジスタ
入力端子に入力され、ｎ／２個のＦＦ４で構成されるシ
フトレジスタによって転送される。シフトレジスタを構
成するＦＦ４のマスター及びスレイブ出力が、それぞれ
ラッチ１個分のラッチ制御信号となる。図２の１ビット
ラッチ制御信号は図１の信号５に、２ビットラッチ制御
信号は、図１の信号６に、３ビットラッチ制御信号は図
１の信号７に、ｎビットラッチ制御信号は図１の信号８
に対応する。
力されている。ラッチ制御入力信号は、シフトレジスタ
入力端子に入力され、ｎ／２個のＦＦ４で構成されるシ
フトレジスタによって転送される。シフトレジスタを構
成するＦＦ４のマスター及びスレイブ出力が、それぞれ
ラッチ１個分のラッチ制御信号となる。図２の１ビット
ラッチ制御信号は図１の信号５に、２ビットラッチ制御
信号は、図１の信号６に、３ビットラッチ制御信号は図
１の信号７に、ｎビットラッチ制御信号は図１の信号８
に対応する。
【００１３】シフトレジスタから出力される１ビットラ
ッチ制御信号の立下りエッジによって、直列信号入力端
子１から人力された１ビットめの直列信号はラッチ群９
の１ビットめのラッチに保持される。ラッチ制御信号は
シフトレジスタ内をｎ／２発の転送クロックにより転迭
され、対応するラッチ群９に直列データ信号を順次保持
させ、ｎ個の道列データ信号の直並列変換を終了し、並
列出力端子群１０に出力される。
ッチ制御信号の立下りエッジによって、直列信号入力端
子１から人力された１ビットめの直列信号はラッチ群９
の１ビットめのラッチに保持される。ラッチ制御信号は
シフトレジスタ内をｎ／２発の転送クロックにより転迭
され、対応するラッチ群９に直列データ信号を順次保持
させ、ｎ個の道列データ信号の直並列変換を終了し、並
列出力端子群１０に出力される。
【００１４】直並列変換速度の上限はシフトレジスタの
転送速度に依存しており、図１に示す回路図によれば、
ｎ個の直列データ信号を直並列変換するのにｎ／２発の
転送クロックによってなされ、実質的変換速度の上限は
２倍になる。同一の直並列変換動作を考えた場合、本発
明によれば、転送クロック周波数は半分ですみ、これに
より消費電流も半分に低減され、より低パワーの直並列
変換器が実現される。
転送速度に依存しており、図１に示す回路図によれば、
ｎ個の直列データ信号を直並列変換するのにｎ／２発の
転送クロックによってなされ、実質的変換速度の上限は
２倍になる。同一の直並列変換動作を考えた場合、本発
明によれば、転送クロック周波数は半分ですみ、これに
より消費電流も半分に低減され、より低パワーの直並列
変換器が実現される。
【００１５】図１のラッチ群９はＤタイプのラッチで構
成されているが、ラッチ制御信号により信号保持動作す
るものであれば全て、本発明の実現が可能となる。
成されているが、ラッチ制御信号により信号保持動作す
るものであれば全て、本発明の実現が可能となる。
【００１６】以上のように本発明では、シフトレジスタ
のマスター出力とスレイブ出力をそのままラッチ回路の
制御信号としているので、図２に示すように直列信号と
同期したシフトクロックを１／２分周した転送クロック
が使えるので、入力クロックパルス幅が変動しても転送
クロック幅は変動せず高速化しても安定したシフトレジ
スタ動作が可能である。またラッチ制御信号は、該当す
る直列信号の一つ手前の信号からアクティブとなるの
で、ラッチ回路のゲートを開く時間はラッチ動作に無関
係となり、ゲートを閉じる時間（ラッチ制御信号の立下
り）だけがラッチ動作のタイミングを決定する。従って
ＬＳ７５相当のラッチ回路を用いても、実質Ｄタイプの
フリップフロップをラッチ回路として用いた場合と同じ
結果が得られることになる。
のマスター出力とスレイブ出力をそのままラッチ回路の
制御信号としているので、図２に示すように直列信号と
同期したシフトクロックを１／２分周した転送クロック
が使えるので、入力クロックパルス幅が変動しても転送
クロック幅は変動せず高速化しても安定したシフトレジ
スタ動作が可能である。またラッチ制御信号は、該当す
る直列信号の一つ手前の信号からアクティブとなるの
で、ラッチ回路のゲートを開く時間はラッチ動作に無関
係となり、ゲートを閉じる時間（ラッチ制御信号の立下
り）だけがラッチ動作のタイミングを決定する。従って
ＬＳ７５相当のラッチ回路を用いても、実質Ｄタイプの
フリップフロップをラッチ回路として用いた場合と同じ
結果が得られることになる。
【００１７】図４は本発明による別の実施例である。
【００１８】図４、９は２系統のラッチであり、ラッチ
制御信号によって直列データ信号入力端子から入力され
る２系統の直列データ信号を、同時に保持する事が可能
となる。図４の実施例は２系統の直列データ信号の場合
であるが、２系統以上の直列データ信号に関しても、ラ
ッチの系統数を増やす事により、容易に実現できること
は言うまでもない。
制御信号によって直列データ信号入力端子から入力され
る２系統の直列データ信号を、同時に保持する事が可能
となる。図４の実施例は２系統の直列データ信号の場合
であるが、２系統以上の直列データ信号に関しても、ラ
ッチの系統数を増やす事により、容易に実現できること
は言うまでもない。
【００１９】図４の様に複数系統の直列データ信号を直
並列変換する場合、道並列変換速度を落とさず、ラッチ
群９を増やす事のみで対応可能となる。
並列変換する場合、道並列変換速度を落とさず、ラッチ
群９を増やす事のみで対応可能となる。
【００２０】図４の本発明では転送クロックは図２に示
す転送クロックの２倍の周波数でシフトレジスタ転送ク
ロック入力端子に入力され、１／２分周回路を通してシ
フトレジスタに接続されている。
す転送クロックの２倍の周波数でシフトレジスタ転送ク
ロック入力端子に入力され、１／２分周回路を通してシ
フトレジスタに接続されている。
【００２１】図５は本発明による別の実施例である。ラ
ッチ制御信号を転送するシフトレジスタに双方向シフト
レジスタを用い、転送方向選択端子にハイもしくはロウ
レベルを与える事により、直並列変換後の並列データ信
号の順番を逆にする事が可能となる。
ッチ制御信号を転送するシフトレジスタに双方向シフト
レジスタを用い、転送方向選択端子にハイもしくはロウ
レベルを与える事により、直並列変換後の並列データ信
号の順番を逆にする事が可能となる。
【００２２】図５の端子１３は転送方向選択端子１２を
ロウにした時のシフトレジスタ入力端子となる。
ロウにした時のシフトレジスタ入力端子となる。
【００２３】双方向シフトレジスタの場合、構成素子数
が増加するにともない各素子の負荷が増大し、単方向の
シフトレジスタに比べ、高速動作ができなかった。本発
明によれば、直列変換器のシフトレジスタに双方向シフ
トレジスタを用いることにより、高速動作の双方向性直
並列変換が可能となる。双方向シフトレジスタの転送速
度が単方向シフトレジスタの転送速度の８０％とした場
合、本発明により転送速度は２倍となるため、従来の直
並列変換器の変換速度に対し、約１６０％の変換速度を
持った双方向性直列変換器が実現可能となる。
が増加するにともない各素子の負荷が増大し、単方向の
シフトレジスタに比べ、高速動作ができなかった。本発
明によれば、直列変換器のシフトレジスタに双方向シフ
トレジスタを用いることにより、高速動作の双方向性直
並列変換が可能となる。双方向シフトレジスタの転送速
度が単方向シフトレジスタの転送速度の８０％とした場
合、本発明により転送速度は２倍となるため、従来の直
並列変換器の変換速度に対し、約１６０％の変換速度を
持った双方向性直列変換器が実現可能となる。
【００２４】
【発明の効果】以上述べたように本発明によれば、従来
より、直並列変換速度は２倍となり、かつ同一の直並列
変換動作を考えれば、転送クロックは半分になり、より
低パワーの直並列変換器が可能となる。
より、直並列変換速度は２倍となり、かつ同一の直並列
変換動作を考えれば、転送クロックは半分になり、より
低パワーの直並列変換器が可能となる。
【００２５】従って、例えばサーマルヘッドドライバー
やＬＣＤ・ＬＥＤ・ＥＬ・ＰＤＰ等に用いる表示用ドラ
イバー等に適用すると、動作を必要とする回路について
は、高速動作が可能となってことにより、より高密度及
び、より大画面の低パワーシステムが可能となる。
やＬＣＤ・ＬＥＤ・ＥＬ・ＰＤＰ等に用いる表示用ドラ
イバー等に適用すると、動作を必要とする回路について
は、高速動作が可能となってことにより、より高密度及
び、より大画面の低パワーシステムが可能となる。
【００２６】
【図１】本発明の直並列変換器の実施例を示す回路図。
【図２】本発明の直並列変換器の動作を示すタイミング
図。
図。
【図３】従来の直並列変換器の回路図。
【図４】本発明の直列変換器の実施例を示す回路図。
【図５】本発明の直列変換器の実施例を示す回路図。
１…直列データ信号入力端子 ２…シフトレジスタ入力端子 ３…転送クロック入力端子 ４…フリップフロップ ５・６・７・８…ラッチ制御回路 ９…ラッチ群 １０…並列出力端子群 １１…１／２分周回路 １２…転送方向選択端子 １３…シフトレジスタ入力端子
Claims (2)
- 【請求項１】 直列データ信号を並列データ信号に変換
する直並列変換器において、 少なくとも一系統の直列入力データを保持制御信号に基
づき保持する複数の保持回路と、前記保持制御信号を出
力するシフトレジスタとを備え、 前記シフトレジスタは、直列接続された複数のフリップ
フロップからなり、 前記フリップフロップは、マスターラッチ部及びスレー
ブラッチ部から構成され、 前記マスターラッチ部は、前段の前記フリップフロップ
から出力されたパルスを入力し、第１のクロック信号に
基づき、該パルスを反転して出力する第１の反転回路
と、前記第１の反転回路から出力されたパルスを入力
し、該パルスを反転して出力する第２の反転回路と、前
記第２の反転回路から出力されたパルスを入力し、該パ
ルスを前記第１のクロック信号とは逆相の第２のクロッ
ク信号に基づき、前記第２の反転回路へ反転して出力す
る第３の反転回路とからなり、前記第１及び第３の反転
回路からの出力パルスを第１の制御信号として出力し、 前記スレイブラッチ部は、前記第２の反転回路から出力
されたパルスを入力し 、前記第２のクロック信号に基づ
き、該パルスを反転して出力する第４の反転回路と、前
記第４の反転回路から出力されたパルスを入力し、該パ
ルスを反転して出力する第５の反転回路と、前記第５の
反転回路から出力されたパルスを入力し、前記第１のク
ロック信号に基づき、該パルスを前記第４の反転回路へ
反転して出力する第６の反転回路とからなり、前記第４
及び第６の反転回路からの出力パルスを第２の制御信号
として出力し、前記第５の反転回路からの出力パルスを
次段のフリップフロップの第１の反転回路へ出力し、 前記複数の保持回路のうち、第１の保持回路は前記第１
の制御信号を保持制御信号として入力し、前記第１の保
持回路と時系列的に隣り合う直列データ信号を保持する
第２の保持回路は前記第２の制御信号を保持制御信号と
して入力することを特徴とする直並列変換器。 - 【請求項２】 直列データ信号を並列データ信号に変換
する直並列変換器において、 少なくとも一系統の直列入力データを保持制御信号に基
づき保持する複数の保持回路と、前記保持制御信号を出
力するシフトレジスタとを備え、 前記シフトレジスタは、直列接続された複数のフリップ
フロップからなり、 前記フリップフロップは、マスターラッチ部及びスレー
ブラッチ部から構成され、 前記マスターラッチ部は、入力端子より前段の前記フリ
ップフロップから出力されたパルスを入力し、第１のク
ロック信号に基づき、出力端子より該パルスを反転して
出力する第１の反転回路と、入力端子が前記第１の反転
回路の前記出力端子と接続され、該入力端子から入力し
た信号を出力端子より反転出力する第２の反転回路と、
入力端子が前記第２の反転回路の前記出力端子と接続さ
れ、該入力端子から入力した信号を前記第１のクロック
信号とは逆相の第２のクロック信号に基づき反転出力す
る出力端子が前記第１の反転回路の前記出力端子に接続
さる第３の反転回路とを有し、前記第１の反転回路の出
力端子と前記第３の反転回路の出力端子の接続点からの
出力パルスを第１の制御信号として出力し、 前記スレイブラッチ部は、入力端子より前記第２の反転
回路から出力されたパルスを入力し、前記第２のクロッ
ク信号に基づき、出力端子より該パルスを反転して出力
する第４の反転回路と、入力端子が前記第４の反転回路
の前記出力端子と接続され、該入力端子より入力した信
号を出力端子より反転して出力する第５の反転回路と、
入力端子が前記第５の反転回路の前記出力端子と接続さ
れ、該入力端子から入力した信号を前記第１のクロック
信号に基づき反転出力する出力端子が前記第４の反転回
路の出力端子と接続される第６の反転回路とからなり、
前記第４の反転回路の前記出力端子と前記第６の反転回
路の前記出力端子の接続点からの出力パルスを第２の制
御信号として出力し、前記第５の反転回路からの出力パ
ルスを次段のフリップフロップの第１の反転回路へ出力
し、 前記複数の保持回路のうち、第１の保持回路は前記第１
の制御信号を保持制御信号として入力し、前記第１の保
持回路と時系列的に隣り合う直列データ信号を保持する
第２の保持回路は前記第２の制御信号を保持制御信号と
して入力することを特徴とする直並列変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30353194A JP2565144B2 (ja) | 1994-12-07 | 1994-12-07 | 直並列変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30353194A JP2565144B2 (ja) | 1994-12-07 | 1994-12-07 | 直並列変換器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP166688A Division JPH0748664B2 (ja) | 1988-01-07 | 1988-01-07 | 直並列変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07264076A JPH07264076A (ja) | 1995-10-13 |
| JP2565144B2 true JP2565144B2 (ja) | 1996-12-18 |
Family
ID=17922117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30353194A Expired - Lifetime JP2565144B2 (ja) | 1994-12-07 | 1994-12-07 | 直並列変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565144B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW468269B (en) * | 1999-01-28 | 2001-12-11 | Semiconductor Energy Lab | Serial-to-parallel conversion circuit, and semiconductor display device employing the same |
-
1994
- 1994-12-07 JP JP30353194A patent/JP2565144B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07264076A (ja) | 1995-10-13 |
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Legal Events
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