JP3235534B2 - パラレル―パラレル変換回路並びにこれを用いたパラレル―シリアル変換回路及びシリアル―パラレル変換回路 - Google Patents
パラレル―パラレル変換回路並びにこれを用いたパラレル―シリアル変換回路及びシリアル―パラレル変換回路Info
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- H03—ELECTRONIC CIRCUITRY
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- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
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- Dc Digital Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はパラレル―パラレル
変換回路並びにこれを用いたパラレル―シリアル変換回
路及びシリアル―パラレル変換回路に関し、特に光通信
等のシリアル通信回路に用いるパラレル―パラレル変換
回路並びにこれを用いたパラレル―シリアル変換回路及
びシリアル―パラレル変換回路に関する。
変換回路並びにこれを用いたパラレル―シリアル変換回
路及びシリアル―パラレル変換回路に関し、特に光通信
等のシリアル通信回路に用いるパラレル―パラレル変換
回路並びにこれを用いたパラレル―シリアル変換回路及
びシリアル―パラレル変換回路に関する。
【０００２】
【従来の技術】光通信等のシリアル通信においては、信
号に冗長ビットを付加し、連続するハイレベルや、連続
するローレベルを避け、また、ハイレベルとローレベル
との割合を一定に保つ符号化を行うのが一般的である。
よく用いられるのは、８Ｂ１０Ｂと呼ばれるコーディン
グである。このコーディングでは、８ビット（以下、ｂ
と略す）のデータを１０ｂのデータに変換して伝送す
る。受信側では、再び、受信した１０ｂのデータを８ｂ
のデータに復号する。
号に冗長ビットを付加し、連続するハイレベルや、連続
するローレベルを避け、また、ハイレベルとローレベル
との割合を一定に保つ符号化を行うのが一般的である。
よく用いられるのは、８Ｂ１０Ｂと呼ばれるコーディン
グである。このコーディングでは、８ビット（以下、ｂ
と略す）のデータを１０ｂのデータに変換して伝送す
る。受信側では、再び、受信した１０ｂのデータを８ｂ
のデータに復号する。
【０００３】図１０には、以上述べたような、従来のシ
リアル通信を実現する回路構成が示されている。同図で
は、８ｂで４００ＭＨｚの信号をシリアル伝送する場合
が示されている。８ｂで４００ＭＨｚの入力信号は、ま
ず送信器１００において８Ｂ１０Ｂエンコード回路１０
１により、１０ｂで４００ＭＨｚの信号へ変換される。
その後、１０ｂの信号を、１０倍の周波数の１ｂの信号
へ、１０ｂ入力１ｂ出力（１０対１）マルチプレックス
（ＭＵＸ）回路１０４により変換する。伝送されるシリ
アルデータ信号は、４Ｇｂｐｓとなる。
リアル通信を実現する回路構成が示されている。同図で
は、８ｂで４００ＭＨｚの信号をシリアル伝送する場合
が示されている。８ｂで４００ＭＨｚの入力信号は、ま
ず送信器１００において８Ｂ１０Ｂエンコード回路１０
１により、１０ｂで４００ＭＨｚの信号へ変換される。
その後、１０ｂの信号を、１０倍の周波数の１ｂの信号
へ、１０ｂ入力１ｂ出力（１０対１）マルチプレックス
（ＭＵＸ）回路１０４により変換する。伝送されるシリ
アルデータ信号は、４Ｇｂｐｓとなる。
【０００４】受信器２００側では、受信したシリアル信
号を１ｂ入力１０ｂ出力（１対１０）デマルチプレック
ス（ＤＥＭＵＸ）回路２０４により１０ｂで４００ＭＨ
ｚの信号へ変換する。さらに、１０Ｂ８Ｂ復号（デコー
ド）回路２０２により、８ｂで４００ＭＨｚの原信号を
再生する。
号を１ｂ入力１０ｂ出力（１対１０）デマルチプレック
ス（ＤＥＭＵＸ）回路２０４により１０ｂで４００ＭＨ
ｚの信号へ変換する。さらに、１０Ｂ８Ｂ復号（デコー
ド）回路２０２により、８ｂで４００ＭＨｚの原信号を
再生する。
【０００５】図１０に示されている従来の方式では、シ
リアル信号へ変換されるパラレル信号の単位は１０ｂ単
位となる。したがって、シリアル信号への変換に、１０
対１のＭＵＸ回路１０２や、１対１０のＤＥＭＵＸ回路
２０１が必要となる。
リアル信号へ変換されるパラレル信号の単位は１０ｂ単
位となる。したがって、シリアル信号への変換に、１０
対１のＭＵＸ回路１０２や、１対１０のＤＥＭＵＸ回路
２０１が必要となる。
【０００６】図１１には、４ＧＨｚで動作する１対１０
のＤＥＭＵＸ回路２０４の従来例が示されている。同図
においては、まず４Ｇｂｐｓのシリアル信号を、ＤＦ／
Ｆ１０２−１〜１０２−１０からなり４ＧＨｚで動作す
るシフトレジスタに順次格納していく。そして、４００
ＭＨｚのクロックでそのレジスタの出力をＤＦ／Ｆ１０
２−１１〜１０２−２０に取込み、ｏｕｔ０〜ｏｕｔ９
によるパラレル信号に変換する。この図１１に示されて
いる回路では、４ＧＨｚで動作すべき回路素子が多く、
また、４ＧＨｚのクロック入力を必要とする回路がほと
んどで、タイミング設計も難しい。
のＤＥＭＵＸ回路２０４の従来例が示されている。同図
においては、まず４Ｇｂｐｓのシリアル信号を、ＤＦ／
Ｆ１０２−１〜１０２−１０からなり４ＧＨｚで動作す
るシフトレジスタに順次格納していく。そして、４００
ＭＨｚのクロックでそのレジスタの出力をＤＦ／Ｆ１０
２−１１〜１０２−２０に取込み、ｏｕｔ０〜ｏｕｔ９
によるパラレル信号に変換する。この図１１に示されて
いる回路では、４ＧＨｚで動作すべき回路素子が多く、
また、４ＧＨｚのクロック入力を必要とする回路がほと
んどで、タイミング設計も難しい。
【０００７】一方、図１２に示されている回路は、高速
のシリアル―パラレル変換に用いられるツリー型ＤＥＭ
ＵＸ回路である。これは、１対２ＤＥＭＵＸ回路を用い
て入力信号を次々と２分配していくことで、シリアル信
号をパラレル信号に変換する回路である。この回路は図
１１の回路に比べて、高速動作しなければならない回路
素子が少なくて済むのが特徴である。すなわち、設計が
容易で、かつ高速動作を実現することができる。
のシリアル―パラレル変換に用いられるツリー型ＤＥＭ
ＵＸ回路である。これは、１対２ＤＥＭＵＸ回路を用い
て入力信号を次々と２分配していくことで、シリアル信
号をパラレル信号に変換する回路である。この回路は図
１１の回路に比べて、高速動作しなければならない回路
素子が少なくて済むのが特徴である。すなわち、設計が
容易で、かつ高速動作を実現することができる。
【０００８】
【発明が解決しようとする課題】しかるに、図１２に示
されている高速ツリー型ＤＥＭＵＸ回路は、１入力２出
力を基本とする１対２ＤＥＭＵＸ回路を用いているため
に、２のｎ乗出力しか得られない。よって、出力として
可能なのは、２ｂ，４ｂ，８ｂ，１６ｂ，３２ｂ等の２
以上の２の乗数となる。したがって、前述のコーディン
グにより、１０ｂとなった信号を出力することはできな
い。
されている高速ツリー型ＤＥＭＵＸ回路は、１入力２出
力を基本とする１対２ＤＥＭＵＸ回路を用いているため
に、２のｎ乗出力しか得られない。よって、出力として
可能なのは、２ｂ，４ｂ，８ｂ，１６ｂ，３２ｂ等の２
以上の２の乗数となる。したがって、前述のコーディン
グにより、１０ｂとなった信号を出力することはできな
い。
【０００９】よって、図１１に示されている１対１０の
デマルチプレクサや、１対５と１対２のデマルチプレク
サの組合わせで図１０のようなシリアル受信回路を構成
しなければならなかった。また、これらの状況は、パラ
レル信号をシリアル信号へ変換する送信側回路でも同様
であり、２対１のマルチプレクサ（ＭＵＸ）のツリー型
構成では、２のｎ乗入力しか入力できない。
デマルチプレクサや、１対５と１対２のデマルチプレク
サの組合わせで図１０のようなシリアル受信回路を構成
しなければならなかった。また、これらの状況は、パラ
レル信号をシリアル信号へ変換する送信側回路でも同様
であり、２対１のマルチプレクサ（ＭＵＸ）のツリー型
構成では、２のｎ乗入力しか入力できない。
【００１０】このように、シリアル通信回路において、
最も動作周波数が高く、高速動作が要求されるＤＥＭＵ
Ｘ／ＭＵＸ回路部には図１２に示されている高速で単純
な構成の２進ツリー型を使いたいという要請がある。し
かし、実際のシステム応用を考えると、使用できないと
いう欠点があった。
最も動作周波数が高く、高速動作が要求されるＤＥＭＵ
Ｘ／ＭＵＸ回路部には図１２に示されている高速で単純
な構成の２進ツリー型を使いたいという要請がある。し
かし、実際のシステム応用を考えると、使用できないと
いう欠点があった。
【００１１】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は高速なシリア
ル通信回路に用いて好適なパラレル―パラレル変換回路
並びにこれを用いたパラレル―シリアル変換回路及びシ
リアル―パラレル変換回路を提供することである。
るためになされたものであり、その目的は高速なシリア
ル通信回路に用いて好適なパラレル―パラレル変換回路
並びにこれを用いたパラレル―シリアル変換回路及びシ
リアル―パラレル変換回路を提供することである。
【００１２】
【課題を解決するための手段】本発明によるパラレル―
パラレル変換回路は、所定周波数を有するｍビットの入
力信号を、前記所定周波数のｍ／ｎ倍（ｎ、ｍは共に正
の整数、以下同じ）の周波数を有するｎビットの出力信
号に変換するパラレル―パラレル変換回路であって、ｍ
とｎとの公倍数に等しい数のレジスタから構成される保
持手段と、入力されるｍビットの信号を入力周波数で前
記保持手段を構成するレジスタに書込む書込み手段と、
前記保持手段を構成するレジスタから前記入力周波数の
ｍ／ｎ倍の周波数でｎビットの信号を読出す読出し手段
と、前記書込み手段によって前記保持手段を構成するレ
ジスタに書込むタイミングと、前記読出し手段によって
前記保持手段を構成するレジスタから読出すタイミング
とが互いに異なるように制御する制御手段とを含み、ｎ
及びｍのいずれか一方が２以上の２の乗数であることを
特徴とする。
パラレル変換回路は、所定周波数を有するｍビットの入
力信号を、前記所定周波数のｍ／ｎ倍（ｎ、ｍは共に正
の整数、以下同じ）の周波数を有するｎビットの出力信
号に変換するパラレル―パラレル変換回路であって、ｍ
とｎとの公倍数に等しい数のレジスタから構成される保
持手段と、入力されるｍビットの信号を入力周波数で前
記保持手段を構成するレジスタに書込む書込み手段と、
前記保持手段を構成するレジスタから前記入力周波数の
ｍ／ｎ倍の周波数でｎビットの信号を読出す読出し手段
と、前記書込み手段によって前記保持手段を構成するレ
ジスタに書込むタイミングと、前記読出し手段によって
前記保持手段を構成するレジスタから読出すタイミング
とが互いに異なるように制御する制御手段とを含み、ｎ
及びｍのいずれか一方が２以上の２の乗数であることを
特徴とする。
【００１３】
【００１４】本発明によるパラレル―シリアル変換回路
は、上記のパラレル―パラレル変換回路と、このパラレ
ル―パラレル変換回路の出力である２の乗数ビットのパ
ラレル信号をシリアル信号に変換するパラレル―シリア
ル変換回路とを含むことを特徴とする。
は、上記のパラレル―パラレル変換回路と、このパラレ
ル―パラレル変換回路の出力である２の乗数ビットのパ
ラレル信号をシリアル信号に変換するパラレル―シリア
ル変換回路とを含むことを特徴とする。
【００１５】本発明によるシリアル―パラレル変換回路
は、上記のパラレル―パラレル変換回路と、シリアル信
号を２の乗数ビットのパラレル信号に変換して前記パラ
レル―パラレル変換回路に与えるシリアル―パラレル変
換回路とを含むことを特徴とする。
は、上記のパラレル―パラレル変換回路と、シリアル信
号を２の乗数ビットのパラレル信号に変換して前記パラ
レル―パラレル変換回路に与えるシリアル―パラレル変
換回路とを含むことを特徴とする。
【００１６】本発明のパラレル―パラレル変換回路は、
ツリー型ＭＵＸ／ＤＥＭＵＸ回路とコーディング回路と
の間に設ける。この回路は、入力ビット数と入力周波数
との積と、出力ビット数と出力周波数との積とが同じと
なるような変換機能を有するものである。例えば、１０
ｂで４００Ｍｂｐｓの入力を、８ｂで５００Ｍｂｐｓの
信号へ変換することができる。この回路を用いること
で、高速なツリー型ＭＵＸ及びＤＥＭＵＸ回路と、８Ｂ
１０Ｂのエンコーディング回路及びデコーディング回路
とを組合わせて、高速なシリアル通信回路を構成するこ
とができるようになる。
ツリー型ＭＵＸ／ＤＥＭＵＸ回路とコーディング回路と
の間に設ける。この回路は、入力ビット数と入力周波数
との積と、出力ビット数と出力周波数との積とが同じと
なるような変換機能を有するものである。例えば、１０
ｂで４００Ｍｂｐｓの入力を、８ｂで５００Ｍｂｐｓの
信号へ変換することができる。この回路を用いること
で、高速なツリー型ＭＵＸ及びＤＥＭＵＸ回路と、８Ｂ
１０Ｂのエンコーディング回路及びデコーディング回路
とを組合わせて、高速なシリアル通信回路を構成するこ
とができるようになる。
【００１７】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１８】図１は本発明によるパラレル―パラレル変
換回路の実施の一形態を示すブロック図である。同図に
おいて、本実施形態によるパラレル―パラレル変換回路
は、８ｂと１０ｂとの公倍数である４０ｂのビット幅を
持つ公倍数レジスタ１０と、公倍数レジスタ１０への入
力セレクタ（１入力５出力）１１と、出力レジスタへの
出力セレクタ（４入力１出力）１２とからなる。
換回路の実施の一形態を示すブロック図である。同図に
おいて、本実施形態によるパラレル―パラレル変換回路
は、８ｂと１０ｂとの公倍数である４０ｂのビット幅を
持つ公倍数レジスタ１０と、公倍数レジスタ１０への入
力セレクタ（１入力５出力）１１と、出力レジスタへの
出力セレクタ（４入力１出力）１２とからなる。
【００１９】かかる構成において、入力セレクタ１１に
よって、８ｂの入力信号を、５００ＭＨｚで順次格納す
る。出力側では、出力セレクタ１２によって、１０ｂず
つ４００ＭＨｚで選択し、後述する出力レジスタへ格納
する。
よって、８ｂの入力信号を、５００ＭＨｚで順次格納す
る。出力側では、出力セレクタ１２によって、１０ｂず
つ４００ＭＨｚで選択し、後述する出力レジスタへ格納
する。
【００２０】このとき、公倍数レジスタ１０へのデータ
の格納は、図１中の入力セレクタ１１側に記載されてい
る〜の順番で、１０ｂずつ行われる。一方、公倍数
レジスタ１０からのデータの読出しは、８ｂ単位で、図
１中の出力セレクタ１２側に記載されている〜の順
番で行われる。
の格納は、図１中の入力セレクタ１１側に記載されてい
る〜の順番で、１０ｂずつ行われる。一方、公倍数
レジスタ１０からのデータの読出しは、８ｂ単位で、図
１中の出力セレクタ１２側に記載されている〜の順
番で行われる。
【００２１】すなわち、入力側のセレクタ１１と出力側
のセレクタ１２との選択切替えタイミングを、公倍数レ
ジスタ１０が１巡選択される周期（図１中では１００Ｍ
Ｈｚ：１０ｎｓ）の半周期分ずらすのである。図１中で
は現在選択されている部分が太線で示され、選択されて
いない部分が破線で示されている。このように順次選択
することで、同一のレジスタへの書込みと読出しとが、
同じタイミングで行われることがなくなり、各レジスタ
への広いタイミングマージンを確保することができる。
のセレクタ１２との選択切替えタイミングを、公倍数レ
ジスタ１０が１巡選択される周期（図１中では１００Ｍ
Ｈｚ：１０ｎｓ）の半周期分ずらすのである。図１中で
は現在選択されている部分が太線で示され、選択されて
いない部分が破線で示されている。このように順次選択
することで、同一のレジスタへの書込みと読出しとが、
同じタイミングで行われることがなくなり、各レジスタ
への広いタイミングマージンを確保することができる。
【００２２】ここで、図１のパラレル―パラレル変換回
路の利用例について、図２を参照して説明する。同図
は、図１のパラレル―パラレル変換回路を利用した送信
器及び受信器の内部構成例を示すブロック図である。
路の利用例について、図２を参照して説明する。同図
は、図１のパラレル―パラレル変換回路を利用した送信
器及び受信器の内部構成例を示すブロック図である。
【００２３】同図に示されているように、送信器１００
側及び受信器２００側に、上述した本発明のパラレル―
パラレル変換回路を夫々設ける。このとき、送信器１０
０側では、８Ｂ１０Ｂエンコード（符号）回路１０１と
８対１ツリー型ＭＵＸ回路１０２との間に、１０ｂから
８ｂへの変換回路１０３を設ける。また、受信器２００
側では、１対８ツリー型デマルチプレックス（ＤＥＭＵ
Ｘ）回路２０１と１０Ｂ８Ｂデコード（復号）回路２０
２との間に、８ｂから１０ｂへの変換回路２０３を設け
る。なお、同図においては、８ｂで４００ＭＨｚの信号
をシリアル伝送する場合が示されている。
側及び受信器２００側に、上述した本発明のパラレル―
パラレル変換回路を夫々設ける。このとき、送信器１０
０側では、８Ｂ１０Ｂエンコード（符号）回路１０１と
８対１ツリー型ＭＵＸ回路１０２との間に、１０ｂから
８ｂへの変換回路１０３を設ける。また、受信器２００
側では、１対８ツリー型デマルチプレックス（ＤＥＭＵ
Ｘ）回路２０１と１０Ｂ８Ｂデコード（復号）回路２０
２との間に、８ｂから１０ｂへの変換回路２０３を設け
る。なお、同図においては、８ｂで４００ＭＨｚの信号
をシリアル伝送する場合が示されている。
【００２４】かかる構成において、送信器１００では、
８ｂで４００ＭＨｚの入力信号は、まず、８Ｂ１０Ｂエ
ンコード回路１０１により、１０ｂで４００ＭＨｚの信
号に変換される。その後、この１０ｂの信号を、８ｂ出
力で、かつ、周波数が入力周波数の８分の１０倍、すな
わち５００ＭＨｚの信号へ、変換回路１０３で変換す
る。このように、ビット数が２の乗数へ変換できるの
で、この８ｂで５００ＭＨｚの信号を、８ｂ入力のツリ
ー型ＭＵＸ回路１０２に入力し、１ｂで４Ｇｂｐｓのシ
リアル信号を得ることができる。
８ｂで４００ＭＨｚの入力信号は、まず、８Ｂ１０Ｂエ
ンコード回路１０１により、１０ｂで４００ＭＨｚの信
号に変換される。その後、この１０ｂの信号を、８ｂ出
力で、かつ、周波数が入力周波数の８分の１０倍、すな
わち５００ＭＨｚの信号へ、変換回路１０３で変換す
る。このように、ビット数が２の乗数へ変換できるの
で、この８ｂで５００ＭＨｚの信号を、８ｂ入力のツリ
ー型ＭＵＸ回路１０２に入力し、１ｂで４Ｇｂｐｓのシ
リアル信号を得ることができる。
【００２５】一方、受信側でも同様に、受信したシリア
ル信号を１ｂ入力８ｂ出力（１対８）のツリー型ＤＥＭ
ＵＸ回路２０１により、８ｂで５００ＭＨｚの信号へ変
換する。そして、これを変換回路２０３により、１０ｂ
で４００ＭＨｚの信号へ変換する。この１０ｂとなった
信号は、１０Ｂ８Ｂデコード回路２０２に入力され、８
ｂで４００ＭＨｚの原信号が再生される。このように、
本発明のパラレル―パラレル変換回路を用いることによ
り、ツリー型ＤＥＭＵＸ／ＭＵＸ回路と、８Ｂ１０Ｂエ
ンコード／１０Ｂ８Ｂデコード回路とを両立させること
ができる。よって、高速なシリアル通信用ＬＳＩを実現
できるのである。
ル信号を１ｂ入力８ｂ出力（１対８）のツリー型ＤＥＭ
ＵＸ回路２０１により、８ｂで５００ＭＨｚの信号へ変
換する。そして、これを変換回路２０３により、１０ｂ
で４００ＭＨｚの信号へ変換する。この１０ｂとなった
信号は、１０Ｂ８Ｂデコード回路２０２に入力され、８
ｂで４００ＭＨｚの原信号が再生される。このように、
本発明のパラレル―パラレル変換回路を用いることによ
り、ツリー型ＤＥＭＵＸ／ＭＵＸ回路と、８Ｂ１０Ｂエ
ンコード／１０Ｂ８Ｂデコード回路とを両立させること
ができる。よって、高速なシリアル通信用ＬＳＩを実現
できるのである。
【００２６】ここで、図２中の送信器１００に着目する
と、パラレル―パラレル変換回路１０３と、このパラレ
ル―パラレル変換回路１０３の出力である２の乗数ビッ
トのパラレル信号をシリアル信号に変換するパラレル―
シリアル変換回路であるツリー型ＭＵＸ回路１０２とが
接続されていることになる。これにより、任意のビット
数のパラレル信号を２の乗数ビットのパラレル信号に変
換し、これを更にシリアル信号に変換するパラレル―シ
リアル変換回路が構成されることになる。
と、パラレル―パラレル変換回路１０３と、このパラレ
ル―パラレル変換回路１０３の出力である２の乗数ビッ
トのパラレル信号をシリアル信号に変換するパラレル―
シリアル変換回路であるツリー型ＭＵＸ回路１０２とが
接続されていることになる。これにより、任意のビット
数のパラレル信号を２の乗数ビットのパラレル信号に変
換し、これを更にシリアル信号に変換するパラレル―シ
リアル変換回路が構成されることになる。
【００２７】また、図２中の受信器２００に着目する
と、シリアル信号を２の乗数ビットのパラレル信号に変
換するシリアル―パラレル変換回路であるツリー型ＤＥ
ＭＵＸ回路２０１と、パラレル―パラレル変換回路２０
３とが接続されていることになる。これにより、シリア
ル信号を２の乗数ビットのパラレル信号に変換し、これ
を更に任意のビット数のパラレル信号に変換するシリア
ル―パラレル変換回路が構成されることになる。
と、シリアル信号を２の乗数ビットのパラレル信号に変
換するシリアル―パラレル変換回路であるツリー型ＤＥ
ＭＵＸ回路２０１と、パラレル―パラレル変換回路２０
３とが接続されていることになる。これにより、シリア
ル信号を２の乗数ビットのパラレル信号に変換し、これ
を更に任意のビット数のパラレル信号に変換するシリア
ル―パラレル変換回路が構成されることになる。
【００２８】次に、図１のパラレル―パラレル変換回路
のより詳細な構成について図３〜図９を参照して説明す
る。
のより詳細な構成について図３〜図９を参照して説明す
る。
【００２９】まず、図３を参照すると、パラレル―パラ
レル変換回路は、公倍数レジスタ１０と、この公倍数レ
ジスタ１０に格納すべきデータ（８ｂ×５００ＭＨｚ）
を一時保持する入力レジスタ１１０及び公倍数レジスタ
１０に格納タイミングを示すクロックφ１〜φ５を与え
るクロック発生回路（図示せず）を含むセレクタ１１と
を含んで構成されている。またパラレル―パラレル変換
回路は、公倍数レジスタ１０から出力されるデータ（１
０ｂ×４００ＭＨｚ）を一時保持する出力レジスタ１２
０と、公倍数レジスタ１０からレジスタ１２０へのデー
タの入力を制御するための３ステートバッファ１２１―
１〜１２１―４と、この３ステートバッファ１２１―１
〜１２１―４の制御タイミングを示すクロックψ１〜ψ
４を与えるクロック発生回路（図示せず）とを含むセレ
クタ１２を含んで構成されている。
レル変換回路は、公倍数レジスタ１０と、この公倍数レ
ジスタ１０に格納すべきデータ（８ｂ×５００ＭＨｚ）
を一時保持する入力レジスタ１１０及び公倍数レジスタ
１０に格納タイミングを示すクロックφ１〜φ５を与え
るクロック発生回路（図示せず）を含むセレクタ１１と
を含んで構成されている。またパラレル―パラレル変換
回路は、公倍数レジスタ１０から出力されるデータ（１
０ｂ×４００ＭＨｚ）を一時保持する出力レジスタ１２
０と、公倍数レジスタ１０からレジスタ１２０へのデー
タの入力を制御するための３ステートバッファ１２１―
１〜１２１―４と、この３ステートバッファ１２１―１
〜１２１―４の制御タイミングを示すクロックψ１〜ψ
４を与えるクロック発生回路（図示せず）とを含むセレ
クタ１２を含んで構成されている。
【００３０】公倍数レジスタ１０は、本例では８ｂと１
０ｂとの公倍数である４０個のＤＦＦを含んで構成され
ている。そして、入力レジスタ１１０に格納されている
データは、そのＤＦＦのＤ入力（データ入力）側から格
納される。また、公倍数レジスタ１０のＱ出力（データ
出力）側から出力レジスタ１２０への出力タイミング
は、３ステートバッファ１２１―１〜１２１―４をクロ
ックψ１〜ψ４で制御することにより行われる。なお、
同図において、図１と同等部分は同一符号により示され
ている。
０ｂとの公倍数である４０個のＤＦＦを含んで構成され
ている。そして、入力レジスタ１１０に格納されている
データは、そのＤＦＦのＤ入力（データ入力）側から格
納される。また、公倍数レジスタ１０のＱ出力（データ
出力）側から出力レジスタ１２０への出力タイミング
は、３ステートバッファ１２１―１〜１２１―４をクロ
ックψ１〜ψ４で制御することにより行われる。なお、
同図において、図１と同等部分は同一符号により示され
ている。
【００３１】３ステートバッファ１２１―１〜１２１―
４は、そのコントロール端子に、対応するクロックψ１
〜ψ４が入力されている。そして各３ステートバッファ
は、対応するクロックψ１〜ψ４が“Ｈ”のときに導通
状態となり、対応するクロックψ１〜ψ４が“Ｌ”のと
きに高インピーダンス状態になるものとする。
４は、そのコントロール端子に、対応するクロックψ１
〜ψ４が入力されている。そして各３ステートバッファ
は、対応するクロックψ１〜ψ４が“Ｈ”のときに導通
状態となり、対応するクロックψ１〜ψ４が“Ｌ”のと
きに高インピーダンス状態になるものとする。
【００３２】かかる構成からなるパラレル―パラレル変
換回路の動作について、図４を参照して説明する。同図
において、１０ｎｓは２ｎｓ×５ｃｙｃｌｅであるか
ら、５００ＭＨｚのクロックφ５００の一周期は２ｎｓ
である。また、１０ｎｓは２．５ｎｓ×４ｃｙｃｌｅで
あるから、４００ＭＨｚのクロックφ４００の一周期は
２．５ｎｓである。
換回路の動作について、図４を参照して説明する。同図
において、１０ｎｓは２ｎｓ×５ｃｙｃｌｅであるか
ら、５００ＭＨｚのクロックφ５００の一周期は２ｎｓ
である。また、１０ｎｓは２．５ｎｓ×４ｃｙｃｌｅで
あるから、４００ＭＨｚのクロックφ４００の一周期は
２．５ｎｓである。
【００３３】同図に示されているように、５００ＭＨｚ
のクロックφ５００を基に５種類のクロックφ１〜φ５
を作成する。すなわち、各クロックφ１〜φ５は、位相
が互いに異なっており、このクロックφ１〜φ５を用い
て公倍数レジスタ１０にデータを順次保持するのであ
る。
のクロックφ５００を基に５種類のクロックφ１〜φ５
を作成する。すなわち、各クロックφ１〜φ５は、位相
が互いに異なっており、このクロックφ１〜φ５を用い
て公倍数レジスタ１０にデータを順次保持するのであ
る。
【００３４】また、４００ＭＨｚのクロックψ４００を
基に４種類のクロックψ１〜ψ４を作成する。すなわ
ち、各クロックψ１〜ψ４は、位相が互いに異なってお
り、このクロックψ１〜ψ４を用いて公倍数レジスタ１
０からデータを順次読出すのである。
基に４種類のクロックψ１〜ψ４を作成する。すなわ
ち、各クロックψ１〜ψ４は、位相が互いに異なってお
り、このクロックψ１〜ψ４を用いて公倍数レジスタ１
０からデータを順次読出すのである。
【００３５】次に、クロックφ１〜φ５及びクロックψ
１〜ψ４を作成するための回路構成について図５〜図９
を参照して詳細に説明する。なお、図５〜図９におい
て、同等部分は同一符号により示されている。
１〜ψ４を作成するための回路構成について図５〜図９
を参照して詳細に説明する。なお、図５〜図９におい
て、同等部分は同一符号により示されている。
【００３６】図５は、図３及び図４中のクロックφ１〜
φ５及びクロックψ１〜ψ４を作成するクロック発生回
路の構成を示す回路図である。同図において、クロック
発生回路は、２ＧＨｚのクロックを入力とする５分周器
５１及び４分周器５４と、５分周器５１の出力を入力と
するψクロック発生回路５２と、４分周器５４の出力を
入力とするφクロック発生回路５３とを含んで構成され
ている。
φ５及びクロックψ１〜ψ４を作成するクロック発生回
路の構成を示す回路図である。同図において、クロック
発生回路は、２ＧＨｚのクロックを入力とする５分周器
５１及び４分周器５４と、５分周器５１の出力を入力と
するψクロック発生回路５２と、４分周器５４の出力を
入力とするφクロック発生回路５３とを含んで構成され
ている。
【００３７】かかる構成において、入力される２ＧＨｚ
のクロックは、５分周器５１において５分周され、４０
０ＭＨｚのクロックψ４００が出力される。この４００
ＭＨｚのクロックψ４００はψクロック発生回路５２に
入力される。ψクロック発生回路５２からは、互いに位
相の異なるクロックψ１〜ψ４が出力される。
のクロックは、５分周器５１において５分周され、４０
０ＭＨｚのクロックψ４００が出力される。この４００
ＭＨｚのクロックψ４００はψクロック発生回路５２に
入力される。ψクロック発生回路５２からは、互いに位
相の異なるクロックψ１〜ψ４が出力される。
【００３８】また、２ＧＨｚのクロックは、４分周器５
４において４分周され、５００ＭＨｚのクロックφ５０
０が出力される。この５００ＭＨｚのクロックφ５００
はφクロック発生回路５３に入力される。φクロック発
生回路５３からは、互いに位相の異なるクロックφ１〜
φ５が出力される。
４において４分周され、５００ＭＨｚのクロックφ５０
０が出力される。この５００ＭＨｚのクロックφ５００
はφクロック発生回路５３に入力される。φクロック発
生回路５３からは、互いに位相の異なるクロックφ１〜
φ５が出力される。
【００３９】なお、リセット信号ｒｅｓｅｔの入力によ
ってψクロック発生回路５２及びφクロック発生回路５
３は同時にリセットされる。
ってψクロック発生回路５２及びφクロック発生回路５
３は同時にリセットされる。
【００４０】次に、図５中の５分周器５１の内部構成例
について図６を参照して説明する。同図に示されている
ように、５分周器５１は、３段のレジスタ（Ｒｅｇ）５
１―１〜５１―３を含んで構成されており、その２段目
のレジスタ５１―２の出力と３段目のレジスタ５１―３
の出力とをナンドゲート５１―４に入力し、その出力を
１段目のレジスタ５１―１に入力している。かかる構成
により、周知の５分周器が構成され、その出力がインバ
ータ５１―７〜５１―９を介して出力されるのである。
なお、各レジスタ５１―１〜５１―３にはインバータ５
１―５及び５１―６を介してクロックが入力されてい
る。
について図６を参照して説明する。同図に示されている
ように、５分周器５１は、３段のレジスタ（Ｒｅｇ）５
１―１〜５１―３を含んで構成されており、その２段目
のレジスタ５１―２の出力と３段目のレジスタ５１―３
の出力とをナンドゲート５１―４に入力し、その出力を
１段目のレジスタ５１―１に入力している。かかる構成
により、周知の５分周器が構成され、その出力がインバ
ータ５１―７〜５１―９を介して出力されるのである。
なお、各レジスタ５１―１〜５１―３にはインバータ５
１―５及び５１―６を介してクロックが入力されてい
る。
【００４１】次に、図５中のψクロック発生回路５２の
内部構成例について図７を参照して説明する。同図に示
されているように、ψクロック発生回路５２は、４段接
続されたレジスタ５２―１〜５２―４を含んで構成され
ており、その各段からクロックψ１〜ψ４を導出してい
る。
内部構成例について図７を参照して説明する。同図に示
されているように、ψクロック発生回路５２は、４段接
続されたレジスタ５２―１〜５２―４を含んで構成され
ており、その各段からクロックψ１〜ψ４を導出してい
る。
【００４２】レジスタ５２―１〜５２―４の各入力側に
は、ナンドゲート５２―６〜５２―９が設けられ、その
各ナンドゲートの入力の一方にはレジスタ５２―５の出
力であるリセット信号が印加されている。このため、リ
セット信号ｒｅｓｅｔの入力によってψクロック発生回
路５２内のレジスタ５２―１〜５２―４は同時にリセッ
トされる。
は、ナンドゲート５２―６〜５２―９が設けられ、その
各ナンドゲートの入力の一方にはレジスタ５２―５の出
力であるリセット信号が印加されている。このため、リ
セット信号ｒｅｓｅｔの入力によってψクロック発生回
路５２内のレジスタ５２―１〜５２―４は同時にリセッ
トされる。
【００４３】なお、同図中の５２―１０〜５２―２６は
インバータである。インバータ５２―２５及び５２―２
６を介してクロックが入力され、各レジスタ５２―１〜
５２―５に入力される。
インバータである。インバータ５２―２５及び５２―２
６を介してクロックが入力され、各レジスタ５２―１〜
５２―５に入力される。
【００４４】次に、図５中のφクロック発生回路５３の
内部構成例について図８を参照して説明する。同図に示
されているように、φクロック発生回路５３は、５段接
続されたレジスタ５３―１〜５３―５を含んで構成され
ており、その各段からクロックφ１〜φ５を導出してい
る。
内部構成例について図８を参照して説明する。同図に示
されているように、φクロック発生回路５３は、５段接
続されたレジスタ５３―１〜５３―５を含んで構成され
ており、その各段からクロックφ１〜φ５を導出してい
る。
【００４５】レジスタ５３―１〜５３―５の各入力側に
は、ナンドゲート５３―７〜５３―１１が設けられ、そ
の各ナンドゲートの入力の一方にはレジスタ５３―６の
出力であるリセット信号が印加されている。このため、
リセット信号ｒｅｓｅｔの入力によってφクロック発生
回路５３内のレジスタ５３―１〜５３―５は同時にリセ
ットされる。
は、ナンドゲート５３―７〜５３―１１が設けられ、そ
の各ナンドゲートの入力の一方にはレジスタ５３―６の
出力であるリセット信号が印加されている。このため、
リセット信号ｒｅｓｅｔの入力によってφクロック発生
回路５３内のレジスタ５３―１〜５３―５は同時にリセ
ットされる。
【００４６】なお、同図中の５３―１２〜５３―３１は
インバータである。インバータ５３―３０及び５３―３
１を介してクロックが入力され、各レジスタ５３―１〜
５３―６に入力される。
インバータである。インバータ５３―３０及び５３―３
１を介してクロックが入力され、各レジスタ５３―１〜
５３―６に入力される。
【００４７】次に、図５中の４分周器５４の内部構成例
について図９を参照して説明する。同図に示されている
ように、４分周器５４は、ＤＦＦ５４―１及び５４―２
を含んで構成されている。そして、ＤＦＦ５４―１、５
４―２において、夫々反転Ｑ出力をＤ入力に接続するこ
とにより、周知のＴＦＦと同等の回路を構成する。そし
て、この構成されたＴＦＦが２段接続されているので、
１段目で２分周され、これが２段目でさらに２分周さ
れ、結局４分周されるのである。
について図９を参照して説明する。同図に示されている
ように、４分周器５４は、ＤＦＦ５４―１及び５４―２
を含んで構成されている。そして、ＤＦＦ５４―１、５
４―２において、夫々反転Ｑ出力をＤ入力に接続するこ
とにより、周知のＴＦＦと同等の回路を構成する。そし
て、この構成されたＴＦＦが２段接続されているので、
１段目で２分周され、これが２段目でさらに２分周さ
れ、結局４分周されるのである。
【００４８】以上、図５〜図９を参照して説明した回路
を用いて図３の回路を制御すれば、任意のビット数のパ
ラレル信号を他のビット数のパラレル信号に変換するこ
とのできるパラレル―パラレル変換回路を構成すること
ができるのである。そして、上記のパラレル―パラレル
変換回路とパラレル―シリアル変換回路とを組合わせれ
ば、任意のビット数のパラレル信号を高速にシリアル信
号に変換することのできるパラレル―シリアル変換回路
を実現することができる。また、上記のパラレル―パラ
レル変換回路と、この入力に出力を与えるシリアル―パ
ラレル変換回路とを組合わせれば、シリアル信号を高速
に任意のビット数のパラレル信号に変換することのでき
るシリアル―パラレル変換回路を実現することができ
る。
を用いて図３の回路を制御すれば、任意のビット数のパ
ラレル信号を他のビット数のパラレル信号に変換するこ
とのできるパラレル―パラレル変換回路を構成すること
ができるのである。そして、上記のパラレル―パラレル
変換回路とパラレル―シリアル変換回路とを組合わせれ
ば、任意のビット数のパラレル信号を高速にシリアル信
号に変換することのできるパラレル―シリアル変換回路
を実現することができる。また、上記のパラレル―パラ
レル変換回路と、この入力に出力を与えるシリアル―パ
ラレル変換回路とを組合わせれば、シリアル信号を高速
に任意のビット数のパラレル信号に変換することのでき
るシリアル―パラレル変換回路を実現することができ
る。
【００４９】
【発明の効果】以上説明したように本発明は、所定周波
数を有するｍビットの入力信号を、前記所定周波数のｍ
／ｎ倍の周波数を有するｎビットの出力信号に変換する
パラレル―パラレル変換回路において、ｎ及びｍのいず
れか一方を２以上の２の乗数とすることにより、高速な
シリアル通信回路に用いて好適なパラレル―パラレル変
換回路並びにこれを用いたパラレル―シリアル変換回路
及びシリアル―パラレル変換回路を実現できるという効
果がある。
数を有するｍビットの入力信号を、前記所定周波数のｍ
／ｎ倍の周波数を有するｎビットの出力信号に変換する
パラレル―パラレル変換回路において、ｎ及びｍのいず
れか一方を２以上の２の乗数とすることにより、高速な
シリアル通信回路に用いて好適なパラレル―パラレル変
換回路並びにこれを用いたパラレル―シリアル変換回路
及びシリアル―パラレル変換回路を実現できるという効
果がある。
【図１】本発明の実施の一形態によるパラレル―パラレ
ル変換回路の構成を示すブロック図である。
ル変換回路の構成を示すブロック図である。
【図２】図１のパラレル―パラレル変換回路を利用した
送信器及び受信器の内部構成例を示すブロック図であ
る。
送信器及び受信器の内部構成例を示すブロック図であ
る。
【図３】図１のパラレル―パラレル変換回路のより詳細
な構成を示すブロック図である。
な構成を示すブロック図である。
【図４】図３のパラレル―パラレル変換回路の動作を示
すタイムチャートである。
すタイムチャートである。
【図５】図３及び図４中の各クロックを作成するクロッ
ク発生回路の構成を示す回路図である。
ク発生回路の構成を示す回路図である。
【図６】図５中の５分周器の内部構成例を示す回路図で
ある。
ある。
【図７】図５中のψクロック発生回路の内部構成例を示
す回路図である。
す回路図である。
【図８】図５中のφクロック発生回路の内部構成例を示
す回路図である。
す回路図である。
【図９】図５中の４分周器の内部構成例を示す回路図で
ある。
ある。
【図１０】従来のシリアル通信を実現するための回路構
成を示すブロック図である。
成を示すブロック図である。
【図１１】図１０中の１対１０ＤＥＭＵＸ回路の構成例
を示すブロック図である。
を示すブロック図である。
【図１２】高速のシリアル―パラレル変換に用いられる
ツリー型ＤＥＭＵＸ回路の構成例を示すブロック図であ
る。
ツリー型ＤＥＭＵＸ回路の構成例を示すブロック図であ
る。
１０ 公倍数レジスタ １１ 入力セレクタ １２ 出力セレクタ １００ 送信器 １０１ ８Ｂ１０Ｂエンコード回路 １０２ ８対１ツリー型ＭＵＸ回路 １０３，２０３ 変換回路 ２００ 受信器 ２０１ １対８ツリー型ＤＥＭＵＸ回路 ２０２ １０Ｂ８Ｂデコード回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/14 H03M 9/00 H04L 25/49
Claims (4)
- 【請求項１】 所定周波数を有するｍビットの入力信号
を、前記所定周波数のｍ／ｎ倍（ｎ、ｍは共に正の整
数、以下同じ）の周波数を有するｎビットの出力信号に
変換するパラレル―パラレル変換回路であって、ｍとｎ
との公倍数に等しい数のレジスタから構成される保持手
段と、入力されるｍビットの信号を入力周波数で前記保
持手段を構成するレジスタに書込む書込み手段と、前記
保持手段を構成するレジスタから前記入力周波数のｍ／
ｎ倍の周波数でｎビットの信号を読出す読出し手段と、
前記書込み手段によって前記保持手段を構成するレジス
タに書込むタイミングと、前記読出し手段によって前記
保持手段を構成するレジスタから読出すタイミングとが
互いに異なるように制御する制御手段とを含み、ｎ及び
ｍのいずれか一方が２以上の２の乗数であることを特徴
とするパラレル―パラレル変換回路。 - 【請求項２】 前記制御手段は、前記保持手段の入力側
に設けられた入力レジスタと、前記入力周波数をｎ分周
するｎ分周手段と、前記保持手段の出力側に設けられた
出力レジスタと、前記入力周波数をｍ分周するｍ分周手
段とを含み、前記書込み手段は前記ｎ分周手段のｎ分周
出力によって前記入力レジスタの保持内容を前記保持手
段を構成するレジスタに書込み、前記読出し手段は前記
ｍ分周手段のｍ分周出力によって前記保持手段を構成す
るレジスタの保持内容を前記出力レジスタに読出すこと
を特徴とする請求項１記載のパラレル―パラレル変換回
路。 - 【請求項３】 請求項１または２に記載のパラレル―パ
ラレル変換回路と、このパラレル―パラレル変換回路の
出力である２の乗数ビットのパラレル信号をシリアル信
号に変換するパラレル―シリアル変換回路とを含むこと
を特徴とするパラレル―シリアル変換回路。 - 【請求項４】 請求項１または２に記載のパラレル―パ
ラレル変換回路と、シリアル信号を２の乗数ビットのパ
ラレル信号に変換して前記パラレル―パラレル変換回路
に与えるシリアル―パラレル変換回路とを含むことを特
徴とするシリアル―パラレル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25802597A JP3235534B2 (ja) | 1997-09-24 | 1997-09-24 | パラレル―パラレル変換回路並びにこれを用いたパラレル―シリアル変換回路及びシリアル―パラレル変換回路 |
| US09/159,392 US6184808B1 (en) | 1997-09-24 | 1998-09-23 | Parallel-to-parallel converter including common multiple register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25802597A JP3235534B2 (ja) | 1997-09-24 | 1997-09-24 | パラレル―パラレル変換回路並びにこれを用いたパラレル―シリアル変換回路及びシリアル―パラレル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1198022A JPH1198022A (ja) | 1999-04-09 |
| JP3235534B2 true JP3235534B2 (ja) | 2001-12-04 |
Family
ID=17314493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25802597A Expired - Fee Related JP3235534B2 (ja) | 1997-09-24 | 1997-09-24 | パラレル―パラレル変換回路並びにこれを用いたパラレル―シリアル変換回路及びシリアル―パラレル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6184808B1 (ja) |
| JP (1) | JP3235534B2 (ja) |
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- 1997-09-24 JP JP25802597A patent/JP3235534B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-23 US US09/159,392 patent/US6184808B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8036676B2 (en) | 2005-02-14 | 2011-10-11 | Mitsubishi Electric Corporation | Frequency sharing method, receiving station and transmitting station |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1198022A (ja) | 1999-04-09 |
| US6184808B1 (en) | 2001-02-06 |
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