JPH04336826A - 高速伝送路対応の情報伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速伝送路対応の情報伝
送方式に係り、ＬＡＮやＩＳＤＮ等の高速伝送路に対し
て低速転送速度の情報処理端末を接続する場合のディジ
タル回線インターフェイス等に適用され、簡易で小規模
な転送速度変換回路を用いて効率的な情報伝送を行うこ
とを目的とする。

【０００２】

【従来の技術】最近、オフィスにおける事務作業の効率
化や工場における生産性の向上を図るためのＯＡやＦＡ
を実現するために、構内のコンピュータと端末を結ぶ通
信手段としてＬＡＮが採用されていることが多くなり、
また公衆通信網においても音声通信、データ通信及び画
像通信を総合的に取扱うＩＳＤＮが普及し始めている。 そして、前記のＬＡＮやＩＳＤＮは高速のデータ伝送速
度［数１０（Ｋビット／秒）から１００（Ｍビット／秒
）程度］を有したディジタル伝送路であり、接続されて
いる端末間で多量の情報を短時間に伝送させることによ
り極めて効率的な通信を可能にしている。

【０００３】ところで、パーソナルコンピュータ等の一
般のデータ処理端末のデータ転送速度はＬＡＮ等の高速
伝送路のデータ伝送速度より小さいため、ディジタル回
線インターフェイスを介して伝送路側と接続され、その
インターフェイスで高速伝送路側と同期をとりながらデ
ィジタル情報を送信／受信する。また、その場合におい
て、インターフェイスは伝送路側の状態を検出しながら
連続的に又は間歇的に直列伝送される情報を送信／受信
することになるが、伝送路側自体には同期をとる要素が
ないために、情報を区切るスタートビットとストップビ
ットを付加した伝送方式（調歩式）を採用していること
が多い。

【０００４】従って、前記のインターフェイスは、所謂
トランシーバとしての機能を果たすために、バッファメ
モリと、伝送路側及び端末側と同期をとりながらそのメ
モリに対して情報のＲ／Ｗを実行する２つの各送受信部
を内蔵している。

【０００５】

【発明が解決しようとする課題】しかし、使用頻度の高
いＬＡＮ等では各端末が送出した情報が伝送路上で衝突
することも多く、度々間歇的な情報の伝送を余儀なくさ
れるために、前記のバッファメモリには大容量のものを
設けておく必要がある。また、そのメモリには高速伝送
路側のデータ伝送速度に対応できるだけの高速のＲ／Ｗ
性能を有したものが必要となる。その結果、前記のディ
ジタル回線インターフェイス自体の回路規模が大きくな
ると共に高価なシステムとなる。

【０００６】そこで、本発明は、高速伝送路と端末の間
で同期をとるディジタル回線インターフェイスが極めて
簡単な転送速度変換回路で構成でき、且つ効率的な調歩
式の通信を実現できる情報伝送方式を提供することを目
的として創作された。

【０００７】

【課題を解決するための手段】本発明は、その原理が図
１から図５に示されるものであり、情報送出部１が送信
側端末２から低速のデータ転送速度で転送されるディジ
タルビット情報を高速伝送路３のデータ伝送速度と同期
をとりながらその高速伝送路３へ送出し、情報受信部４
が前記の高速伝送路３からそのデータ伝送速度と同期を
とりながら前記の情報を受信すると共に低速のデータ転
送速度へ変換して受信側端末５へ送出する場合の情報伝
送方式において、各端末２，５のデータ転送周波数をｆ
Ｌとし、高速伝送路３のデータ伝送周波数をｆＨとした
場合に、情報送出部１に、Ｎビット〔但し、Ｎ≧２・ｆ
Ｌ／（ｆＨ−ｆＬ）〕のレジスタを有する直列並列変換
器６と、（Ｎ＋２）ビットのレジスタを有する並列直列
変換器７と、並列直列変換器７にスタートビットとスト
ップビットを書込むＳＴ・ＳＰ書込み手段８を設け、一
方、情報受信部４に、（Ｎ＋２）ビットのレジスタを有
する直列並列変換器９と、Ｎビットのレジスタを有する
並列直列変換器１０と、直列並列変換器９に書込まれた
スタートビットとストップビットを除去するＳＴ・ＳＰ
除去手段１１を設け、送信側端末２から情報送出部１へ
ディジタルビット情報が転送されたときに、情報送出部
１では、直列並列変換器６が送信側端末のｆＬのクロッ
クに同期して逐次そのビット情報を取込み、ＳＴ・ＳＰ
書込み手段８がそのｆＬのクロックを参照してＮビット
分が転送されたことを検知する度にそのＮビット分の情
報を並列直列変換器７にラッチさせると共に並列直列変
換器７の残２ビット分のレジスタへスタートビットとス
トップビットを書込み、並列直列変換器７がその（Ｎ＋
２）ビット分の情報を高速伝送路３のｆＨのクロックに
同期して高速伝送路３へ送出し、一方、高速伝送路３へ
送出された前記の情報を情報受信部４が受信したときに
、情報受信部４では、直列並列変換器９が高速伝送路３
のｆＨのクロックに同期して逐次そのビット情報を取込
み、ＳＴ・ＳＰ除去手段１１がストップビットを検出す
る度にその時点でのスタートビットとストップビットを
除いたＮビット分の情報を並列直列変換器１０にラッチ
させ、並列直列変換器１０がそのＮビット分の情報を受
信側端末５のｆＬのクロックに同期して受信側端末５へ
送出することを特徴とした高速伝送路対応の情報伝送方
式に係る。

【０００８】

【作用】情報送出部１は直列並列変換器６で送信側端末
２側のデータ転送周波数ｆＬに同期して情報を取込むた
め、Ｎビットの情報が入力される時間はＮ／ｆＬであり
、一方、並列直列変換器７ではそのＮビットの情報にス
タートビットとストップビットを付加した（Ｎ＋２）ビ
ット分の情報を高速伝送路３側のデータ伝送速度ｆＨに
同期して高速伝送路３へ送出させるため、その所要時間
は（Ｎ＋２）／ｆＨとなる。ここで、情報伝送上のボト
ルネックを発生させないためには、前者の時間より後者
の時間が短くなければならず、Ｎ／ｆＬ≧（Ｎ＋２）／
ｆＨの関係が成立している必要がある。従って、その関
係式からＮ≧２・ｆＬ／（ｆＨ−ｆＬ）の条件が求めら
れ、直列並列変換器６は前記の条件を満たしたＮビット
のレジスタを有したものでなければならず、また必然的
に並列直列変換器７は（Ｎ＋２）ビットのレジスタを有
したものとなる。尚、各変換器の並列／直列の関係が前
記と逆になるが、情報受信部４側においても同様の条件
となり、直列並列変換器９に（Ｎ＋２）ビットのレジス
タからなるものを、並列直列変換器１０にＮビットのレ
ジスタからなるものを用いる。

【０００９】次に、本発明の方式による、手順と情報の
動きを図１から図４を参照しながら説明する。先ず、送
信側端末２からディジタルビット情報Ｄ０〜ＤＮ−１が
情報送出部１へ送られてくると、直列並列変換器６が送
信側端末２のｆＬのクロックに同期してその情報をレジ
スタへ順次取込んでゆき、その取込み段階ではＳＴ・Ｓ
Ｐ書込み手段８が送信側端末２のｆＬのクロックを参照
して取込みビット数を監視する。そして、図１に示され
る状態のように、ＳＴ・ＳＰ書込み手段８が直列並列変
換器６にＮビットの情報が転送されたことを検知すると
、それらの情報を直列並列変換器６から並列直列変換器
７のレジスタへ並列にラッチさせ、更にそのラッチ情報
の前後のビットに対応する並列直列変換器７の残２ビッ
ト分のレジスタへスタートビット（ＳＴ）とストップビ
ット（ＳＰ）を書込む。

【００１０】前記の書込み後、並列直列変換器７は直ち
に高速伝送路３のｆＨのクロックに同期してスタートビ
ットから順に高速伝送路３へ情報を送出してゆき、直列
並列変換器６には後続する情報Ｄ’０〜Ｄ’Ｎ−１がｆ
Ｌのクロックに同期して取込まれてゆくが、ｆＨ＞ｆＬ
であるため、図２に示すように、直列並列変換器６への
取込み速度より並列直列変換器７から高速伝送路３へ送
出される速度の方が速い。その結果、図３に示すように
、後続するＮビット分の情報Ｄ’０〜Ｄ’Ｎ−１が直列
並列変換器６へ取込まれる前に並列直列変換器７が情報
Ｄ０〜ＤＮ−１の転送を完了しており、既にそれらの情
報が情報受信部４の直列並列変換器９へ取込まれている
。尚、直列並列変換器９は高速伝送路３のｆＨのクロッ
クに同期して情報を取込んでいる。

【００１１】一方、情報受信部４では前記の段階で直列
並列変換器９にスタートビットと情報Ｄ０〜ＤＮ−１と
ストップビットを取込んでしまうが、その取込み段階で
ＳＴ・ＳＰ除去手段１１がストップビットの出現を監視
しており、ストップビットを検出すると直列並列変換器
９の情報Ｄ０〜ＤＮ−１のみを並列直列変換器１０へラ
ッチさせる。即ち、スタートビットとストップビットを
除去させて、テキスト情報であるＤ０〜ＤＮ−１のみを
受信情報としてラッチさせる（図３参照）。

【００１２】その後、並列直列変換器１０は、図４に示
すように、ラッチした情報Ｄ０〜ＤＮ−１を受信側端末
５のｆＬのクロックに同期して受信側端末５へ転送する
が、この転送は、ＳＴ・ＳＰ除去手段１１が後続する情
報Ｄ’０〜Ｄ’Ｎ−１に係るストップビットを検出する
以前に完了する。即ち、情報送出部１の並列直列変換器
７がスタートビットと情報情報Ｄ’０〜Ｄ’Ｎ−１とス
トップビットを前記と同様に高速伝送路３を介して情報
受信部４の直列並列変換器９へ送出し、後続する情報Ｄ
’０〜Ｄ’Ｎ−１が並列直列変換器１０にラッチされる
段階以前に転送を完了させて、次の並列ラッチに備える
ことになる。

【００１３】上記の手順により、本発明は円滑に情報を
伝送することが可能になるが、前記のＮの値を２・ｆＬ
／（ｆＨ−ｆＬ）と設定すると、図５に示すように、情
報受信部４で情報Ｄ０〜ＤＮ−１が並列直列変換器１０
へラッチされるタイミングで後続する情報Ｄ’０〜Ｄ’
Ｎ−１が情報送出部１側から伝送されるようにでき、遅
延のない最も効率的な情報伝送を実現できる。

【００１４】

【実施例】次に、本発明の一実施例を図６から図８を用
いて詳細に説明する。図６は本発明をＬＡＮに適用した
場合における送受信側トランシーバの情報送出部及び情
報受信部の回路図を示す。同図において、２１は送信側
端末（図示せず）が接続される情報送出部、２２は高速
伝送路、２３は受信側端末（図示せず）が接続される情
報受信部であり、送信側端末からその転送クロック（周
波数；ｆＬ）に同期させて転送された低速情報は、情報
送出部２１で高速伝送路２２の伝送クロック（周波数；
ｆＨ）に同期した高速情報へ変換されて高速伝送路２２
へ送出され、一方、情報受信部２３はその高速情報を高
速伝送路２２の伝送クロックに同期しながら受信し、更
にその受信情報を受信側端末の転送クロック（周波数；
ｆＬ）に同期した低速情報へ変換して受信側端末へ転送
するようになっている。尚、この実施例では、本発明の
最適例を採用し、ｆＨ＝２・ｆＬの関係があり、Ｎ≧２
・ｆＬ／（ｆＨ−ｆＬ）の条件を満たすべきＮの内、Ｎ
＝２として情報送出部２１と情報受信部２３を構成した
ものについて説明する。

【００１５】前記のシステムにおいて、情報送出部２１
は２ビットのシフトレジスタで構成された直列並列変換
器３１と、４ビットのシフトレジスタで構成された並列
直列変換器３２と、タイミング発生器３３で構成されて
いる。ここに、直列並列変換器３１は送信側端末の転送
クロック（端子ＣＬＫ）に同期して送信側端末から転送
されてくるディジタルビット情報を端子Ｄから取込みな
がらそのビット情報をシフトさせ、端子ＱＡ，ＱＢに並
列出力する。並列直列変換器３２は入力側端子ＳＥＲ，
Ａ，Ｂ，Ｃ，Ｄ、出力側端子ＱＤ、制御信号（ＳＨ／Ｌ
Ｄ信号）の入力端子、及びクロック入力端子ＣＬＫを備
え、端子ＳＥＲ，Ａは常時“Ｈ”に、端子Ｄは常時“Ｌ
”に接続されており、前記の直列並列変換器３１のＱＡ
，ＱＢ出力を端子Ｂ，Ｃへ入力させ、ＳＨ／ＬＤ信号で
入力信号のラッチタイミングを制御されながら、端子Ｃ
ＬＫに入力される高速伝送路２２の伝送クロックに同期
して端子Ａ，Ｂ，Ｃ，Ｄの入力ビット情報をシフトさせ
るが、ラッチ後のＤのビット情報のみを端子ＱＤを介し
て高速伝送路２２へ出力させる。また、タイミング発生
器３３は送信側端末の転送クロックと高速伝送路２２の
伝送クロックを参照して、所定のタイミングで並列直列
変換器３２へＳＨ／ＬＤ信号を出力させ、その変換器３
２によるビット情報のラッチと伝送出力を制御する。

【００１６】一方、情報受信部２３は４ビットのシフト
レジスタで構成された直列並列変換器３４と、２ビット
のシフトレジスタで構成された並列直列変換器３５と、
タイミング発生器３６で構成されている。ここに、直列
並列変換器３４は高速伝送路２２の伝送クロック（端子
ＣＬＫ）に同期して高速伝送路２２から伝送されてくる
ディジタルビット情報を端子Ｄから取込みながらそのビ
ット情報をシフトさせ、端子ＱＡ，ＱＢ，ＱＣ，ＱＤに
並列出力する。並列直列変換器３５は入力側端子Ａ，Ｂ
、出力側端子ＱＢ、制御信号（ＳＨ／ＬＤ信号）の入力
端子、及びクロック入力端子ＣＬＫを備え、前記の直列
並列変換器３４のＱＢ，ＱＣ出力のみを端子Ａ，Ｂへ入
力させ、ＳＨ／ＬＤ信号で入力信号のラッチタイミング
を制御されながら、端子ＣＬＫに入力される高速伝送路
２２の伝送クロックに同期して端子Ａ，Ｂの入力ビット
情報をシフトさせるが、ラッチ後のＢのビット情報のみ
を端子ＱＢを介して受信側端末へ出力させる。また、タ
イミング発生器３６は高速伝送路２２からストップビッ
トが検出されるか否かを監視すると共に、高速伝送路２
２の伝送クロックと受信側端末の転送クロックとを参照
して、所定のタイミングで並列直列変換器３５へＳＨ／
ＬＤ信号を出力させ、その変換器３５によるビット情報
のラッチと転送出力を制御する。

【００１７】次に、情報送出部２１によるスタートビッ
トとストップビットの付加を伴う転送速度変換動作を図
７のタイミングチャートを参照しながら説明する。先ず
、送信側端末がその転送クロックに同期させてビット情
報を転送してくると、直列並列変換器３１ではそのクロ
ックの立下り毎に端子Ｄから１ビットずつレジスタへビ
ット情報を取込んでシフトさせてゆく。従って、直列並
列変換器３１の端子ＱＡ，ＱＢからは前記のクロックの
立下り毎に次に入力されているビット情報が出力される
。

【００１８】そして、タイミング発生器３３は前記の転
送クロックをカウントし、その偶数カウント時における
転送クロックの立下りを検知すると、ＳＨ／ＬＤ信号と
して転送クロックの半周期に相当する“Ｌ”信号を並列
直列変換器３２へ出力する。一方、前記のＳＨ／ＬＤ信
号を受けた並列直列変換器３２では、前記の“Ｌ”信号
の時間内で高速伝送路２２の伝送クロックの立上りを検
知すると、端子Ａの“Ｈ”と端子Ｂ，Ｃに入力されてい
る直列並列変換器３１側のＱＡ，ＱＢ出力と端子Ｄの“
Ｌ”をレジスタにラッチし、それらのビット情報を高速
伝送路２２の伝送クロックに同期させてシフトさせる。

【００１９】その結果、並列直列変換器３２の端子ＱＤ
の出力は、常に（スタートビットに相当する“Ｌ”）→
（連続した２ビット分のディジタル情報）→（ストップ
ビットに相当する“Ｈ”）の順に繰返すことになる。即
ち、情報送出部２１では、送信側端末から低速転送クロ
ック（周波数：ｆＬ）に同期して転送されてきたディジ
タルビット情報をスタートビットとストップビットを付
加した４ビット単位に構成し、高速伝送路２２の高速伝
送クロック（周波数：ｆＨ）に同期させて高速伝送路２
２へ時系列的に送出することになる。また、その場合に
おける前記の４ビット単位の情報は連続的に送出でき、
入出力のタイミングの位相差もｆＬの１周期半と小さい
位相遅れの範囲に収まっている。

【００２０】次に、情報受信部２３によるスタートビッ
トとストップビットの除去を伴う転送速度変換動作を図
８のタイミングチャートを参照しながら説明する。先ず
、情報送出部２１から高速伝送路２２へ前記のビット情
報が送出されると、直列並列変換器３４は高速伝送路２
２の伝送クロックに同期して、そのクロックの立上り毎
に端子Ｄから１ビットずつレジスタへビット情報を取込
んでシフトさせてゆく。従って、直列並列変換器３４の
端子ＱＡ，ＱＢ，ＱＣ，ＱＤには、前記のクロックの立
上り毎に次に入力されているビット情報が出現してゆく
ことになる。

【００２１】ここで、タイミング発生器３６は高速伝送
路２２から直列並列変換器３４の端子Ｄに入力されてい
る信号を監視し、ストップビットに相当する“Ｈ”信号
が検出されると、直ちにＳＨ／ＬＤ信号として受信側端
末の転送クロックの半周期に相当する“Ｌ”信号を並列
直列変換器３５へ出力する。一方、そのＳＨ／ＬＤ信号
を受けた並列直列変換器３５は、その時点での直列並列
変換器３４のＱＢ，ＱＣ出力を端子Ａ，Ｂを介してレジ
スタにラッチし、それらを受信側端末の転送クロックに
同期させてシフトさせる。即ち、その時点の直列並列変
換器３４の各端子には、端子ＱＡにストップビットに相
当する“Ｈ”信号が、端子ＱＣ，ＱＢに連続した２ビッ
トの情報が、端子ＱＤにスタートビットに相当する“Ｌ
”信号が出現していることになるが、並列直列変換器３
５は端子ＱＣ，ＱＢの出力のみをラッチするため、スタ
ートビットとストップビットは除外され、連続した２ビ
ットの情報だけが並列直列変換器３５の端子ＱＢから出
力されることになる。

【００２２】その結果、情報受信部２３では、高速伝送
路２２から高速転送クロック（周波数：ｆＨ）に同期し
て転送されてきた４ビット単位の情報からスタートビッ
トとストップビットを自動的に除去し、テキスト情報の
みを受信側端末の低速転送クロック（周波数：ｆＬ）に
同期させて受信側端末へ転送することが可能になる。ま
た、その場合におけるテキストビット情報は連続的に転
送でき、入出力のタイミングの位相差もｆＬの２周期と
小さい位相遅れの範囲に収まっている。

【００２３】従って、本実施例の送信側端末と受信側端
末の間における信号遅延時間もｆＬの４周期以内の極め
て小さい時間に留まる。また、この実施例で用いている
各変換器３１，３２，３４，３５は特別な回路を必要と
せず、通常のＴＴＬ回路で構成されたシフトレジスタを
用いることができ、そのビット数も上記のように極めて
小さいもので足りる。

【００２４】

【発明の効果】本発明は以上の構成を有していることに
より、ＬＡＮやＩＳＤＮ等の高速伝送路にデータ転送速
度の小さい情報処理端末を接続する場合に、汎用のＴＴ
Ｌ回路等で構成され、極めて小さな回路規模からなるデ
ィジタル回線インターフェイスにより、ディジタルビッ
ト情報の調歩式同期伝送を可能にする。また、送信側及
び受信側の各端末のデータ転送周波数をｆＬとし、高速
伝送路のデータ伝送周波数をｆＨとした場合に、情報送
出部の直列並列変換器をＮ〔＝２・ｆＬ／（ｆＨ−ｆＬ
）〕ビットに、並列直列変換器を（Ｎ＋２）ビットに構
成し、また、情報受信部の直列並列変換器を（Ｎ＋２）
ビットに、並列直列変換器をＮビットに構成しておくこ
とにより、ビット情報の連続性を確保しながら、信号の
遅延時間が極めて小さい情報伝送を実現できる。

【図面の簡単な説明】

【図１】本発明に係る高速伝送路対応の情報伝送方式の
原理を示すと共に、送信側端末からディジタルビット情
報が情報送出部へ転送されてきた段階での状態を示す図
である。

【図２】ディジタルビット情報が情報送出部から高速伝
送路を介して情報受信部へ伝送されている段階の状態を
示す図である。

【図３】ディジタルビット情報が情報受信部へ伝送され
た段階の状態を示す図である。

【図４】ディジタルビット情報が情報受信部から受信側
端末へ転送されている段階の状態を示す図である。

【図５】各変換器のビット数を最適値に選択した場合に
おいて、ディジタルビット情報が情報受信部へ伝送され
た段階の状態を示す図である。

【図６】本発明をＬＡＮへ適用した場合における実施例
の回路図を示す図である。

【図７】情報送出部側の動作を示す信号タイミングチャ
ートである。

【図８】情報受信部側の動作を示す信号タイミングチャ
ートである。

【符号の説明】

１…情報送出部、２…送信側端末、３…高速伝送路、４
…情報受信部、５…受信側端末、６，９…直列並列変換
器、７，１０…並列直列変換器、８…ＳＴ・ＳＰ書込み
手段、１１…ＳＴ・ＳＰ除去手段、Ｄ０〜ＤＮ−１，Ｄ
’０〜Ｄ’Ｎ−１…ディジタルビット情報、ｆＨ…高速
伝送路のデータ伝送周波数、ｆＬ…送信側端末及び受信
側端末のデータ転送周波数、ＳＴ…スタートビット、Ｓ
Ｐ…ストップビット。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　情報送出部が送信側端末から低速のデ
   ータ転送速度で転送されるディジタルビット情報を高速
   伝送路のデータ伝送速度と同期をとりながらその高速伝
   送路へ送出し、情報受信部が前記の高速伝送路からその
   データ伝送速度と同期をとりながら前記の情報を受信す
   ると共に低速のデータ転送速度へ変換して受信側端末へ
   送出する場合の情報伝送方式において、各端末のデータ
   転送周波数をｆＬとし、高速伝送路のデータ伝送周波数
   をｆＨとした場合に、情報送出部に、Ｎビット〔但し、
   Ｎ≧２・ｆＬ／（ｆＨ−ｆＬ）〕のレジスタを有する直
   列並列変換器と、（Ｎ＋２）ビットのレジスタを有する
   並列直列変換器と、並列直列変換器にスタートビットと
   ストップビットを書込むＳＴ・ＳＰ書込み手段を設け、
   一方、情報受信部に、（Ｎ＋２）ビットのレジスタを有
   する直列並列変換器と、Ｎビットのレジスタを有する並
   列直列変換器と、直列並列変換器に書込まれたスタート
   ビットとストップビットを除去するＳＴ・ＳＰ除去手段
   を設け、送信側端末から情報送出部へディジタルビット
   情報が転送されたときに、情報送出部では、直列並列変
   換器が送信側端末のｆＬのクロックに同期して逐次その
   ビット情報を取込み、ＳＴ・ＳＰ書込み手段がそのｆＬ
   のクロックを参照してＮビット分が転送されたことを検
   知する度にそのＮビット分の情報を並列直列変換器にラ
   ッチさせると共に並列直列変換器の残２ビット分のレジ
   スタへスタートビットとストップビットを書込み、並列
   直列変換器がその（Ｎ＋２）ビット分の情報を高速伝送
   路のｆＨのクロックに同期して高速伝送路へ送出し、一
   方、高速伝送路へ送出された前記の情報を情報受信部が
   受信したときに、情報受信部では、直列並列変換器が高
   速伝送路のｆＨのクロックに同期して逐次そのビット情
   報を取込み、ＳＴ・ＳＰ除去手段がストップビットを検
   出する度にその時点でのスタートビットとストップビッ
   トを除いたＮビット分の情報を並列直列変換器にラッチ
   させ、並列直列変換器がそのＮビット分の情報を受信側
   端末のｆＬのクロックに同期して受信側端末へ送出する
   ことを特徴とした高速伝送路対応の情報伝送方式。