JPH05114925A - シリアルデ―タ伝送インタ―フエイス - Google Patents
シリアルデ―タ伝送インタ―フエイスInfo
- Publication number
- JPH05114925A JPH05114925A JP3272591A JP27259191A JPH05114925A JP H05114925 A JPH05114925 A JP H05114925A JP 3272591 A JP3272591 A JP 3272591A JP 27259191 A JP27259191 A JP 27259191A JP H05114925 A JPH05114925 A JP H05114925A
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- JP
- Japan
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- circuit
- cpu
- serial
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Abstract
(57)【要約】
【目的】 ＣＰＵのデ―タ処理の負荷を軽減する。
【構成】 シリアルデ―タ受信インタ―フェ―ス回路
（10）とＣＰＵ（20）から成る装置にあって、入力した
シリアルデ―タをパラレルデ―タに変換するシリアルデ
―タ受信インタ―フェ―ス回路（10）を、シリアル・パ
ラレル変換回路（11）と、パラレルデ―タに変換された
デ―タを一時保持する受信バッファ群（12ａ）及び前記
受信バッファ群に保持されたデ―タの内の有効なデ―タ
をデ―タ別に保持するレジスタ群（12ｂ）により成るデ
―タ保持の二重化回路（12）と、デ―タの種類判別を行
い並びに伝送エラ―検出を行い前記受信バッファ群及び
デ―タレジスタ群へデ―タ保持タイミングの制御信号を
出力するコントロ―ラ（13）と、前記レジスタ群と前記
ＣＰＵとの間の信号の授受を行うインタ―フェイス回路
（14）とで構成する。
（10）とＣＰＵ（20）から成る装置にあって、入力した
シリアルデ―タをパラレルデ―タに変換するシリアルデ
―タ受信インタ―フェ―ス回路（10）を、シリアル・パ
ラレル変換回路（11）と、パラレルデ―タに変換された
デ―タを一時保持する受信バッファ群（12ａ）及び前記
受信バッファ群に保持されたデ―タの内の有効なデ―タ
をデ―タ別に保持するレジスタ群（12ｂ）により成るデ
―タ保持の二重化回路（12）と、デ―タの種類判別を行
い並びに伝送エラ―検出を行い前記受信バッファ群及び
デ―タレジスタ群へデ―タ保持タイミングの制御信号を
出力するコントロ―ラ（13）と、前記レジスタ群と前記
ＣＰＵとの間の信号の授受を行うインタ―フェイス回路
（14）とで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、シリアルデ―タ伝送イ
ンタ―フェイスに係るものであり、詳しくは受信回路に
おいて、デ―タの種類判別、伝送エラ―検出、及び各デ
―タ毎の保持を自動で行い、又、ＣＰＵとのインタ―フ
ェイス機能を付加することによりこのＣＰＵの受信処理
の付加を軽減させるようにしたシリアルデ―タ伝送イン
タ―フェイスに関するものである。
ンタ―フェイスに係るものであり、詳しくは受信回路に
おいて、デ―タの種類判別、伝送エラ―検出、及び各デ
―タ毎の保持を自動で行い、又、ＣＰＵとのインタ―フ
ェイス機能を付加することによりこのＣＰＵの受信処理
の付加を軽減させるようにしたシリアルデ―タ伝送イン
タ―フェイスに関するものである。
【０００２】
【従来の技術】以下、従来の技術を図４（従来の技術の
説明に供する図）を用いて説明する。
説明に供する図）を用いて説明する。
【０００３】図４において、従来のシリアル伝送インタ
―フェイスは、ＰＣＩ（プログラマブル・コミニュケ―
ション・インタ―フェイス）、ＣＰＵ（演算手段）
及びデ―タ用ＲＡＭ（ランダム・アクセス・メモリ）
から構成される。
―フェイスは、ＰＣＩ（プログラマブル・コミニュケ―
ション・インタ―フェイス）、ＣＰＵ（演算手段）
及びデ―タ用ＲＡＭ（ランダム・アクセス・メモリ）
から構成される。
【０００４】即ち、ＰＣＩに導かれるシリアルデ―タ
について、ＣＰＵは、デ―タ受信毎にデ―タをデ―タ
・バスを介して読出して、デ―タの判別，デ―タＲＡ
Ｍへのデ―タ書込等の処理（デ―タ受信におけるＣＰ
Ｕの同期受信処理）をする。
について、ＣＰＵは、デ―タ受信毎にデ―タをデ―タ
・バスを介して読出して、デ―タの判別，デ―タＲＡ
Ｍへのデ―タ書込等の処理（デ―タ受信におけるＣＰ
Ｕの同期受信処理）をする。
【０００５】
【発明が解決しようとする課題】このような従来の技術
にあっては、前記処理、即ち、デ―タ受信におけるＣＰ
Ｕの同期受信処理が必要なため、シリアル・デ―タ処理
よりも優先度の高い処理が存在する場合にはＣＰＵの負
荷が大きくなり、デ―タ伝送速度の制限等が生じてしま
うという問題があった。
にあっては、前記処理、即ち、デ―タ受信におけるＣＰ
Ｕの同期受信処理が必要なため、シリアル・デ―タ処理
よりも優先度の高い処理が存在する場合にはＣＰＵの負
荷が大きくなり、デ―タ伝送速度の制限等が生じてしま
うという問題があった。
【０００６】本発明は、従来の技術の有するこのような
問題点に鑑みてなされたものであり、その目的とすると
ころは、ＣＰＵのデ―タ処理の負荷を軽減できるシリア
ルデ―タ伝送インタ―フェイスを提供するものである。
問題点に鑑みてなされたものであり、その目的とすると
ころは、ＣＰＵのデ―タ処理の負荷を軽減できるシリア
ルデ―タ伝送インタ―フェイスを提供するものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、シリアルデ―タ受信インタ―フェ―ス回
路（10）とＣＰＵ（20）から成る装置にあって、入力し
たシリアルデ―タをパラレルデ―タに変換するシリアル
デ―タ受信インタ―フェ―ス回路（10）を、シリアル・
パラレル変換回路（11）と、パラレルデ―タに変換され
たデ―タを一時保持する受信バッファ群（12ａ）及び前
記受信バッファ群に保持されたデ―タの内の有効なデ―
タをデ―タ別に保持するレジスタ群（12ｂ）により成る
デ―タ保持の二重化回路（12）と、デ―タの種類判別を
行い並びに伝送エラ―検出を行い前記受信バッファ群及
びデ―タレジスタ群へデ―タ保持タイミングの制御信号
を出力するコントロ―ラ（13）と、前記レジスタ群と前
記ＣＰＵとの間の信号の授受を行うインタ―フェイス回
路（14）とで構成し、シリアルデ―タの伝送を行うシリ
アルデ―タ伝送インタ―フェイスである。
に、本発明は、シリアルデ―タ受信インタ―フェ―ス回
路（10）とＣＰＵ（20）から成る装置にあって、入力し
たシリアルデ―タをパラレルデ―タに変換するシリアル
デ―タ受信インタ―フェ―ス回路（10）を、シリアル・
パラレル変換回路（11）と、パラレルデ―タに変換され
たデ―タを一時保持する受信バッファ群（12ａ）及び前
記受信バッファ群に保持されたデ―タの内の有効なデ―
タをデ―タ別に保持するレジスタ群（12ｂ）により成る
デ―タ保持の二重化回路（12）と、デ―タの種類判別を
行い並びに伝送エラ―検出を行い前記受信バッファ群及
びデ―タレジスタ群へデ―タ保持タイミングの制御信号
を出力するコントロ―ラ（13）と、前記レジスタ群と前
記ＣＰＵとの間の信号の授受を行うインタ―フェイス回
路（14）とで構成し、シリアルデ―タの伝送を行うシリ
アルデ―タ伝送インタ―フェイスである。
【０００８】
【作用】シリアル伝送の受信処理に関して、デ―タ保持
機能の二重化、デ―タの種類判別機能、伝送エラ―検出
機能を付加することによって、各デ―タ毎にレジスタに
自動的に保持できてしかもＣＰＵのリ―ド動作で各レジ
スタのデ―タを読み出すことができるようにする。これ
によってデ―タ処理の負荷の軽減、即ち、実際のデ―タ
受信とＣＰＵの受信デ―タ読出を非同期とする。
機能の二重化、デ―タの種類判別機能、伝送エラ―検出
機能を付加することによって、各デ―タ毎にレジスタに
自動的に保持できてしかもＣＰＵのリ―ド動作で各レジ
スタのデ―タを読み出すことができるようにする。これ
によってデ―タ処理の負荷の軽減、即ち、実際のデ―タ
受信とＣＰＵの受信デ―タ読出を非同期とする。
【０００９】
【実施例】実施例について図面を参照して説明する。図
１は本発明の具体的な実施例を示す図である。図２は本
発明の説明に供する図（デ―タブロックフォ―マット）
である。図３は本発明の説明に供するタイムチャ―トで
ある。
１は本発明の具体的な実施例を示す図である。図２は本
発明の説明に供する図（デ―タブロックフォ―マット）
である。図３は本発明の説明に供するタイムチャ―トで
ある。
【００１０】図１において、10はシリアルデ―タ受信イ
ンタ―フェ―ス回路（以下「ＳＲＩ／Ｆ」という）、20
はＣＰＵである。
ンタ―フェ―ス回路（以下「ＳＲＩ／Ｆ」という）、20
はＣＰＵである。
【００１１】ＳＲＩ／Ｆ10は、例えば、Ｓ／Ｐ（シリア
ル・パラレル変換回路）11と、受信バッファ群12ａ及び
レジスタ群12ｂにより構成されるデ―タ保持の二重化回
路12と、デ―タの種類判別を行うデ―タ判別回路13ａ，
伝送エラ―検出を行うパリティチェック回路13ｂ及び各
タイミング信号発生機能を司どるタイミング回路13ｃか
ら成るコントロ―ラ13と、レジスタ群12ｂとＣＰＵ20と
の間に設けられてＩ／Ｆ（インタ―フェイス）を行うＡ
Ｄ（アドレスデコ―ダ）14ａ及びＭＰＸ（マルチプレク
サ）14ｂとから成るＩ／Ｆ回路14で構成することができ
る。
ル・パラレル変換回路）11と、受信バッファ群12ａ及び
レジスタ群12ｂにより構成されるデ―タ保持の二重化回
路12と、デ―タの種類判別を行うデ―タ判別回路13ａ，
伝送エラ―検出を行うパリティチェック回路13ｂ及び各
タイミング信号発生機能を司どるタイミング回路13ｃか
ら成るコントロ―ラ13と、レジスタ群12ｂとＣＰＵ20と
の間に設けられてＩ／Ｆ（インタ―フェイス）を行うＡ
Ｄ（アドレスデコ―ダ）14ａ及びＭＰＸ（マルチプレク
サ）14ｂとから成るＩ／Ｆ回路14で構成することができ
る。
【００１２】ここで、Ｓ／Ｐ11は、入力するシリアルデ
―タをパラレルデ―タに変換する。
―タをパラレルデ―タに変換する。
【００１３】デ―タ保持の二重化回路12において、受信
バッファ群12ａは、Ｓ／Ｐ11でパラレルデ―タに変換さ
れたデ―タについて、これを受信した時に一時保持する
ためのバッファ群であって、ヘッダ（Ｈ）用受信バッフ
ァ12ａ1 及びここでは１ブロックあたり最大３デ―タ
（図２，）のブロック伝送が行なわれるために、デ
―タ１受信バッファ12ａ2 〜デ―タ３受信バッファ12ａ
4 の３つのデ―タ用受信バッファから構成されている。
バッファ群12ａは、Ｓ／Ｐ11でパラレルデ―タに変換さ
れたデ―タについて、これを受信した時に一時保持する
ためのバッファ群であって、ヘッダ（Ｈ）用受信バッフ
ァ12ａ1 及びここでは１ブロックあたり最大３デ―タ
（図２，）のブロック伝送が行なわれるために、デ
―タ１受信バッファ12ａ2 〜デ―タ３受信バッファ12ａ
4 の３つのデ―タ用受信バッファから構成されている。
【００１４】又、レジスタ群12ｂは、受信バッファ群12
ａの受信バッファに保持されたデ―タの内、有効なデ―
タをデ―タ別に保持するレジスタ群であり、デ―タの種
類分のレジスタ、即ち、ヘッダＡ（ＨＡ）用レジスタ12
ｂ1 としてデ―タ＃Ａ１〜デ―タ＃Ａ３のＨＡ用の３デ
―タと、ヘッダＢ（ＨＢ）用レジスタ12ｂ2 としてデ―
タ＃Ｂ１〜デ―タ＃Ｂ２のＨＢ用の２デ―タと、ヘッダ
Ｃ（ＨＣ）用レジスタ12ｂ3 としてデ―タ＃Ｃ１〜デ―
タ＃Ｃ３のＨＣ用の３デ―タとの、計８デ―タ分のレジ
スタから構成されている。
ａの受信バッファに保持されたデ―タの内、有効なデ―
タをデ―タ別に保持するレジスタ群であり、デ―タの種
類分のレジスタ、即ち、ヘッダＡ（ＨＡ）用レジスタ12
ｂ1 としてデ―タ＃Ａ１〜デ―タ＃Ａ３のＨＡ用の３デ
―タと、ヘッダＢ（ＨＢ）用レジスタ12ｂ2 としてデ―
タ＃Ｂ１〜デ―タ＃Ｂ２のＨＢ用の２デ―タと、ヘッダ
Ｃ（ＨＣ）用レジスタ12ｂ3 としてデ―タ＃Ｃ１〜デ―
タ＃Ｃ３のＨＣ用の３デ―タとの、計８デ―タ分のレジ
スタから構成されている。
【００１５】コントロ―ラ13は、デ―タ判別回路13ａで
ブロックデ―タの種別を示すためブロックデ―タの最初
に伝送されるデ―タ（ヘッドデ―タ）をデコ―ドして前
記ブロックデ―タの種類判別を行い、更に、デ―タ判別
回路13からのヘッドのデコ―ド結果やパリティチェック
回路13ｂからの伝送エラ―の結果（パリティチェックの
結果）或は又シリアルデ―タ入力により、タイミング回
路13ｃから受信バッファ群12ａやデ―タレジスタ群12ｂ
へデ―タ保持タイミングの制御信号を発生・出力する。
ブロックデ―タの種別を示すためブロックデ―タの最初
に伝送されるデ―タ（ヘッドデ―タ）をデコ―ドして前
記ブロックデ―タの種類判別を行い、更に、デ―タ判別
回路13からのヘッドのデコ―ド結果やパリティチェック
回路13ｂからの伝送エラ―の結果（パリティチェックの
結果）或は又シリアルデ―タ入力により、タイミング回
路13ｃから受信バッファ群12ａやデ―タレジスタ群12ｂ
へデ―タ保持タイミングの制御信号を発生・出力する。
【００１６】このような構成において、以下、その動作
を図２及び図３を用いながら説明する。
を図２及び図３を用いながら説明する。
【００１７】図２は、デ―タＡ1 〜Ａ3 ，Ｂ1 〜Ｂ2 ，
Ｃ1 〜Ｃ3 の計８種類の計器指示用デ―タを以下に示す
ようなＨＡ，ＨＢ，ＨＣを付けた３種類のデ―タブロッ
クをシリアル伝送するときのシリアルデ―タ受信Ｉ／Ｆ
の構成である。
Ｃ1 〜Ｃ3 の計８種類の計器指示用デ―タを以下に示す
ようなＨＡ，ＨＢ，ＨＣを付けた３種類のデ―タブロッ
クをシリアル伝送するときのシリアルデ―タ受信Ｉ／Ｆ
の構成である。
【００１８】図３において、アドレスバスのタイムチャ
―トにおいて、アドレスとデバイスとの関係は、 アドレス“Ａ1 ”…デバイス“デ―タ＃Ａ1 レジスタ” アドレス“Ａ2 ”…デバイス“デ―タ＃Ａ2 レジスタ” アドレス“Ａ3 ”…デバイス“デ―タ＃Ａ3 レジスタ” アドレス“Ｂ1 ”…デバイス“デ―タ＃Ｂ1 レジスタ” アドレス“Ｂ2 ”…デバイス“デ―タ＃Ｂ2 レジスタ” アドレス“Ｃ1 ”…デバイス“デ―タ＃Ｃ1 レジスタ” アドレス“Ｃ2 ”…デバイス“デ―タ＃Ｃ2 レジスタ” アドレス“Ｃ3 ”…デバイス“デ―タ＃Ｃ3 レジスタ” である。
―トにおいて、アドレスとデバイスとの関係は、 アドレス“Ａ1 ”…デバイス“デ―タ＃Ａ1 レジスタ” アドレス“Ａ2 ”…デバイス“デ―タ＃Ａ2 レジスタ” アドレス“Ａ3 ”…デバイス“デ―タ＃Ａ3 レジスタ” アドレス“Ｂ1 ”…デバイス“デ―タ＃Ｂ1 レジスタ” アドレス“Ｂ2 ”…デバイス“デ―タ＃Ｂ2 レジスタ” アドレス“Ｃ1 ”…デバイス“デ―タ＃Ｃ1 レジスタ” アドレス“Ｃ2 ”…デバイス“デ―タ＃Ｃ2 レジスタ” アドレス“Ｃ3 ”…デバイス“デ―タ＃Ｃ3 レジスタ” である。
【００１９】（イ）ＳＲＩ／Ｆ10にシリアルデ―タが入
力されると、このデ―タは、Ｓ／Ｐ11でパラレルデ―タ
に変換された後に受信バッファ群12ａに保持される。
力されると、このデ―タは、Ｓ／Ｐ11でパラレルデ―タ
に変換された後に受信バッファ群12ａに保持される。
【００２０】（ロ）即ち、受信バッファ群12ａにおい
て、パラレルデ―タは、ヘッダがヘッダ用受信バッファ
12ａ1 に、ヘッダに続くデ―タがデ―タ１〜３受信バッ
ファ12ａ1 〜12ａ4 に逐次保持される。受信バッファ群
12ａのデ―タ保持タイミングは、シリアルデ―タの入力
と、ヘッダのデコ―ド結果によりタイミング回路13ｃが
制御する。
て、パラレルデ―タは、ヘッダがヘッダ用受信バッファ
12ａ1 に、ヘッダに続くデ―タがデ―タ１〜３受信バッ
ファ12ａ1 〜12ａ4 に逐次保持される。受信バッファ群
12ａのデ―タ保持タイミングは、シリアルデ―タの入力
と、ヘッダのデコ―ド結果によりタイミング回路13ｃが
制御する。
【００２１】（ハ）入力されるシリアルデ―タの判別
は、コントロ―ラ13のデ―タ判別回路13ａにおいて、ヘ
ッダ用受信バッファ12ａ1 に保持されたデ―タをデコ―
ド（ヘッダのデコ―ド）して判別する。
は、コントロ―ラ13のデ―タ判別回路13ａにおいて、ヘ
ッダ用受信バッファ12ａ1 に保持されたデ―タをデコ―
ド（ヘッダのデコ―ド）して判別する。
【００２２】（ニ）１つのデ―タブロック伝送が終了す
ると、デ―タレジスタの内容をデ―タ受信バッファのデ
―タに更新する。尚、どのデ―タレジスタを更新するか
はヘッダのデコ―ド結果で決まる。
ると、デ―タレジスタの内容をデ―タ受信バッファのデ
―タに更新する。尚、どのデ―タレジスタを更新するか
はヘッダのデコ―ド結果で決まる。
【００２３】（ホ）このとき伝送デ―タにパリティエラ
―が発生（図３のＤ12のとき）した場合は、このデ―タ
は更新しない。即ち、図３においてはデ―タ＃Ｃ2 レジ
スタの内容はＤ7 のままで更新しない。
―が発生（図３のＤ12のとき）した場合は、このデ―タ
は更新しない。即ち、図３においてはデ―タ＃Ｃ2 レジ
スタの内容はＤ7 のままで更新しない。
【００２４】（ヘ）コントロ―ラ13は、パリティチェッ
クによる有効デ―タの判別と、どのデ―タレジスタのデ
―タを更新するかの判断と、更新タイミングの制御とを
行う。
クによる有効デ―タの判別と、どのデ―タレジスタのデ
―タを更新するかの判断と、更新タイミングの制御とを
行う。
【００２５】（ト）ＣＰＵ20のデ―タリ―ド動作におい
ては、ＣＰＵが出力するアドレス及び制御信号（リ―ド
ストロ―ブ信号等）をアドレスデコ―ダ14ａがデコ―ド
してＭＰＸ14ｂを制御し、これによりレジスタ群14ｂの
デ―タをＭＰＸ14ｂからデ―タバスに出力する。
ては、ＣＰＵが出力するアドレス及び制御信号（リ―ド
ストロ―ブ信号等）をアドレスデコ―ダ14ａがデコ―ド
してＭＰＸ14ｂを制御し、これによりレジスタ群14ｂの
デ―タをＭＰＸ14ｂからデ―タバスに出力する。
【００２６】（チ）以上の各動作において、シリアルデ
―タの受信とＣＰＵ20のデ―タ読み出しとは、非同期で
行なわれる。従って、ＣＰＵ20は、何時でもリ―ド動作
のみで最新デ―タをＳＲＩ／Ｆ10から読み出すことがで
きるから、計器指示用デ―タのような常に最新デ―タの
み必要な場合は特に有効にＣＰＵの負荷が軽減できる。
―タの受信とＣＰＵ20のデ―タ読み出しとは、非同期で
行なわれる。従って、ＣＰＵ20は、何時でもリ―ド動作
のみで最新デ―タをＳＲＩ／Ｆ10から読み出すことがで
きるから、計器指示用デ―タのような常に最新デ―タの
み必要な場合は特に有効にＣＰＵの負荷が軽減できる。
【００２７】
【発明の効果】本発明は、以上説明したように構成され
ているので、次に記載するような効果を奏する。
ているので、次に記載するような効果を奏する。
【００２８】（イ）シリアルデ―タ受信の処理をＣＰＵ
を介することなく行うように構成したために、ＣＰＵの
負荷を軽減できて、他の処理を優先的に高速に行える効
果がある。
を介することなく行うように構成したために、ＣＰＵの
負荷を軽減できて、他の処理を優先的に高速に行える効
果がある。
【００２９】（ロ）伝送デ―タが計器指示デ―タのよう
に最新デ―タのみ保持していればよい場合、ＣＰＵはリ
―ド動作のみで数種類の最新デ―タを読み出すことが可
能となり効果的である。
に最新デ―タのみ保持していればよい場合、ＣＰＵはリ
―ド動作のみで数種類の最新デ―タを読み出すことが可
能となり効果的である。
【００３０】（ニ）ＳＲＩ／Ｆはロジック回路のみで構
成できるために、プログラマブル・ロジック・アレイ等
１デバイスで構成でき、デ―タ判別回路等をプログラマ
ブルに変更できるため、様々な通信プロトコルに対応可
能である。
成できるために、プログラマブル・ロジック・アレイ等
１デバイスで構成でき、デ―タ判別回路等をプログラマ
ブルに変更できるため、様々な通信プロトコルに対応可
能である。
【図１】本発明の具体的な実施例を示す図である。
【図２】本発明の説明に供する図（デ―タブロックフォ
―マット）である。
―マット）である。
【図３】本発明の説明に供するタイムチャ―トである。
【図４】従来の技術の説明に供する図である。
10 シリアルデ―タ受信インタ―フェ―ス回路（ＳＲＩ
／Ｆ） 20 ＣＰＵ
／Ｆ） 20 ＣＰＵ
Claims (1)
- 【請求項１】 シリアルデ―タ受信インタ―フェ―ス回
路（10）とＣＰＵ（20）から成る装置にあって、入力し
たシリアルデ―タをパラレルデ―タに変換するシリアル
デ―タ受信インタ―フェ―ス回路（10）を、シリアル・
パラレル変換回路（11）と、パラレルデ―タに変換され
たデ―タを一時保持する受信バッファ群（12ａ）及び前
記受信バッファ群に保持されたデ―タの内の有効なデ―
タをデ―タ別に保持するレジスタ群（12ｂ）により成る
デ―タ保持の二重化回路（12）と、デ―タの種類判別を
行い並びに伝送エラ―検出を行い前記受信バッファ群及
びデ―タレジスタ群へデ―タ保持タイミングの制御信号
を出力するコントロ―ラ（13）と、前記レジスタ群と前
記ＣＰＵとの間の信号の授受を行うインタ―フェイス回
路（14）とで構成し、シリアルデ―タの伝送を行うシリ
アルデ―タ伝送インタ―フェイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272591A JPH05114925A (ja) | 1991-10-21 | 1991-10-21 | シリアルデ―タ伝送インタ―フエイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272591A JPH05114925A (ja) | 1991-10-21 | 1991-10-21 | シリアルデ―タ伝送インタ―フエイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114925A true JPH05114925A (ja) | 1993-05-07 |
Family
ID=17516055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272591A Pending JPH05114925A (ja) | 1991-10-21 | 1991-10-21 | シリアルデ―タ伝送インタ―フエイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114925A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184808B1 (en) | 1997-09-24 | 2001-02-06 | Nec Corporation | Parallel-to-parallel converter including common multiple register |
| JP2008210012A (ja) | 2007-02-23 | 2008-09-11 | Fujitsu Ltd | データ復号処理プログラムおよびデータ復号処理装置 |
| JP2010193225A (ja) * | 2009-02-19 | 2010-09-02 | Sharp Corp | シリアル転送装置、シリアル転送システム及びシリアル転送システムを備えた画像形成装置 |
-
1991
- 1991-10-21 JP JP3272591A patent/JPH05114925A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184808B1 (en) | 1997-09-24 | 2001-02-06 | Nec Corporation | Parallel-to-parallel converter including common multiple register |
| JP2008210012A (ja) | 2007-02-23 | 2008-09-11 | Fujitsu Ltd | データ復号処理プログラムおよびデータ復号処理装置 |
| JP2010193225A (ja) * | 2009-02-19 | 2010-09-02 | Sharp Corp | シリアル転送装置、シリアル転送システム及びシリアル転送システムを備えた画像形成装置 |
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