KR920003185A - 병렬처리 시스템에서 노드컴퓨터간 통신방법을 지원하는 노드컴퓨터의 구조 - Google Patents

Abstract

내용 없음

Description

병렬처리 시스템에서 노드컴퓨터간 통신방법을 지원하는 노드컴퓨터의 구조

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 노드컴퓨터의 구성을 나타낸 블럭도,

제2도는 본 발명의 샌드/리시브래치의 구성을 나타낸 블럭도,

제3도는 본 발명의 샌드래치와 콘트롤러의 구성을 나타낸 블럭도.

Claims (3)

1. 전체의 시스템에서 할당받은 하나의 작업을 개별적으로 처리하는 노드프레세서(1)와, 노드프레세서(1)에서 주로 사용하며 프로세서를 위한 명령어 및 데이타를 저장하는 노드메모리(2)와, 메시지 통신을 수정하는 통신프로세서(3)와, 통신프로세서(3)에서 주로 사용하며 통신을 위한 명령어와 데이타 및 전송중의 메시지를 일시저장하는 통신메모리(4)와, 두 프로세서(1), (3)사이의 정보전달을 위한 이중 포트메모리(5)와, 두 프로세서(1), (3)사이의 양방향성 정보전달을 위한 이방향성 경로(6)와 다수의 노드컴퓨터가 신호를 주고 받도록 선택적으로 경로를 형성하며 통신프로세서(3)와 연결된 스위치(7)들로 구성됨을 특징으로 하는 병렬처리 시스템에서 노드 컴퓨터간통신을 지원하는 노드 컴퓨터의 구조.
2. 하나의 노드 프로세서에서 다른 노드프로세서로 메시지를 전달하는 경우에는, 샌드래치(8a)에 send-latch-na신호가 입력되는가를 확인하는 단계와, 센트래치 콘트롤러(9)에서 센드래치(8a)가 비워있음을 send-latch-ready신호를 통신프로세서(3)로 보내주면서 알리는 단계와, 통신프로세서(3)에서 send-latch-nq신호를 보내면서 샌드래치(8a)에 32비트의 정보를 래치시키는 단계와, 센드래치 콘트롤러(9)에서 4바이트의 센드래치(8a)를 1바이트씩 동작시키기 위해 snd-latch-dq-0, send-latch-dq-1, snd-latch-dq-2, send-latch-dq-3의 신호들을 차례로 센드래치(8a)로 출력하는 단계들에 의해 메시지를 스위치(7)로 보내도록한 병렬처리 시스템에서 노드 컴퓨터간통신을 지원하는 노드 컴퓨터의 구조.
3. 다른 노드프로세서로 부터 메시지를 전해받는 경우에는 리시브래치 콘트롤러(11)는 리시브래치(8b)가 유휴상태인가를 확인하는 단계와, 다시 출력큐(12)로 부터 outq-ready신호의 입력을 확인하는 단계와, 출력큐(12)로 outy-dq신호를 4번 보내는 단계와, 리시브래치(8b)로 rec-latch-q-0, rec-latch-q-1, rec-latch-q-2, rec-latch-q-3의 신호를 차례로 출력하는 단계들에 의하여 8비트씩 연속으로 4번 출력되는 32비트정보를 리시브래치(8b)에 입력시키고, 통신프로세서(3)로 rec-latch-ready신호를 보내는 단계와, 통신프로세서(3)로부터 응답인 읽기신호(read)를 받는 단계와, 이에 따라 리시브래치(8b)로 rec-latch-dq신호를 보내는 통신프로세서(3)에서 메시지를 읽어 들이도록 하는 과정을 반복하도록한 병렬처리 시스템에서 노드컴퓨터간 통신을 지원하는 노드 컴퓨터의 구조.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.