KR960009411A - 인터버스 버퍼 - Google Patents

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브라이언트 크리스토퍼
레이놀드스 브라이언
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4013—Coupling between buses with data restructuring with data re-ordering, e.g. Endian conversion

Abstract

인터버스 버퍼(18)는 두 상이한 크기의 버스 사이의 데이타 트랜스퍼를 조정한다. 제1버스(프로세서 버스)는 빅 엔디언 프로토콜로는 '개조된' 리틀 엔디언 모드에 따라 데이타를 순서있게 정한다. 제2버스(로칼 버스)는 빅 엔디언 프로토콜 또는 참 리틀 엔디언 모드에 따라 데이타를 순서있게 정하지만 트랜잭션 크기를 한정하지 않는다. 기재한 인터버스 버퍼는 상이한 트랜잭션 크기 및 동작 모드가 다양함에도 불구하고 인터버스 데이타 트랜스퍼를 조정한다.

Description

인터버스 버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따라 구성된 데이타 처리 시스템의 블럭도.
제7도는 빅 엔디언 및 의사 리틀 엔디언 모드에서 동작하는 디바이스들 사이에서 데이타 트랜스퍼의 사용을 위한 맵핑 방식을 나타내는 도시도.
제8도는 제1도에 도시된 버스-대-버스('인터버스 버퍼')의 블럭도.

Claims (5)

  1. 인터버스 버퍼(18)에 있어서, 제1버스로부터 N데이타 2N데이타 비트를 수신하고 제2버스로 송신하며, 상기 N은 정수이며, 제1버스는 제1디바이스에 결합되며, 제2버스는 제2디바이스에 결합되어 있는 제1데이타 경로(20)로서, 이 제1데이타 경로는, 상기 제1버스에 결합되어 있고 제1제어 신호에 대응하는 N데이타 비트를 래칭하는 제1래칭 수단(28)과, 상기 제1래칭 수단의 출력에 결합되며 제1래칭 수단의 바이트 반전의 출력에 결합된 제1의 2:1 스위칭 수단(32)으로서, 이 수단(32)의 출력은 상기 제1다바이스가 빅 엔디언 바이트 순서 모드에서 동작하는지 또는 리틀 엔디언 바이트 순서 모드에서 동작하는지에 응답하여 선택되는 상기 제1의 2:1 스위칭 수단(32)과, 상기 제1버스에 결합되며, 제2제어 신호에 응답하여 N데이타 비트를 래칭하는 제2래칭 수단(30)및, 상기 제2래칭 수단의 출력에 결합되며 제2래칭 수단의 바이트 역의 출력에 결합된 제2의 2:1스위칭 수단(34)으로서, 이 수단(34)의 출력은 상기 제1다바이스가 빅 엔디언 바이트 순서 모드에서 동작하는지 또는 리틀 엔디언 바이트 순서 모드에서 동작하는지에 응답하여 선택되며 제1및 제2의 2:1 스위칭 수단의 출력은 제2버스로 출력되는 데이타를 형성하기 위해 서로 연결되는 상기 제2의 2:1스위칭 수단(34)을 포함하는 상기 제1경로(20)와, 제2버스로부터 2N 데이타 비트를 수신하며 제1버스로 N데이타 비트를 송신하는 제2데이타 경로로서, 이 제2데이타 경로는 제2버스로부터 2N데이타 비트의 제1의 N순차 비트를 수신하며 또한 2N 데이타 비트의 제1의 N순차 비트의 바이트 반전을 수신하는 제3의 2:1 스위칭 수단(46)으로서, 이 수단(46)의 출력은 제2디바이스가 빅 엔디언 바이트 순서 모드에서 동작하는지 또는 리틀 엔디언 바이트 순서 모드에서 동작하는지에 응답하여 선택되는 상기 제3의 2:1 스위칭 수단(46)과; 제2버스로부터 2N 데이타 비트의 제2의 N순차 비트를 수신하며 또한 2N데이타 비트의 제2의 N 순차 비트의 바이트 반전을 수신하는 제4의 2:1 스위칭 수단(48)으로서, 이 수단(48)의 출력은 제2디바이스가 빅 엔디언 바이트 순서 모드에서 동작하는지 또는 '개조된' 리틀 엔디언 바이트 순서 모드에서 동작하는지에 응답하여 선택되는 상기 제4의 2:1 스위칭 수단(48)및, 제3스위칭 수단의 출력과 제4스위칭 수단의 출력을 수신하는 제5의 2:1 스위칭 수단(50)으로서, 이 수단(50)의 출력은 제3제어 신호에 응답하여 선택되는 상기 제5의 2:1 스위칭 수단을 포함하는 제2데이타 경로(22)및, 제1데이타 경로와 제2데이타 경로에 결합되며, 데이타 트랜스퍼의 소스를 인덱싱하는 입력 어드레스에 응답하여 제1, 제2 및 제3제어 신호를 발생하는 제어 유닛(24)을 포함하는 것을 특징으로 하는 인터버스 버퍼.
  2. 제1항에 있어서, 상기 제1및 제2래칭 수단은 제1버스의 바이트 반전에 결합되는 것을 특징으로 하는 인터버스 버퍼.
  3. 인터버스 버퍼(18)에 있어서, 제1버스로부터 N데이타 비트를 수신하고 제2버스로 2N 데이타 비트를 송신하며, 상기 N은 정수이며, 제1버스는 제1디바이스에 결합되며, 제2버스는 제2디바이스에 결합되어 있는 제1데이타 경로(20)로서, 이 제1데이타 경로는, 상기 제1버스에 결합되어 있고 제1제어 신호에 대응하는 N데이타 비트를 래칭하는 제1래칭 수단(28)과, 상기 제1래칭 수단의 출력에 결합되며 제1래칭 수단의 바이트 반전의 출력에 결합된 제1의 2:1 스위칭 수단(32)으로서, 이 수단(32)의 출력은 상기 제1디바이스가 빅 엔디언 바이트 순서 모드에서 동작하는지 또는 리틀 엔디언 바이트 순서 모드에서 동작하는지에 응답하여 선택되는 상기 제1의 2:1 스위칭 수단(32)과, 상기 제1버스에 결합되며, 제2제어 신호에 응답하여 N데이타 비트를 래칭하는 제2래칭 수단(30)및, 상기 제2래칭 수단의 출력에 결합되며 제2래칭 수단의 바이트 역의 출력에 결합된 제2의 2:1 스위칭 수단(34)으로서, 이 수단(34)의 출력은 상기 제1디바이스가 빅 엔디언 바이트 순서 모드에서 동작하는지 또는 리틀 엔디엔 바이트 순서 모드에서 동작하는지에 응답하여 선택되며, 제1및 제2의2:1 스위칭 수단의 출력은 제2버스로 출력되는 데이타를 형성하기 위해 연결되는 상기 제2의 2:1 스위칭 수단(34)을 포함하는, 상기 제1경로(20)및, 제1데이타 경로에 결합되며, 데이타 트랜스퍼의 소스를 인덱싱하는 입력 어드레스에 응답하여 제1, 제2제어 신호를 발생하는 제어 유닛(24)을 포함하는 것을 특징으로 하는 인터버스 버퍼.
  4. 제3항에 있어서, 제1및 제2래칭 수단은 제1버스의 바이트 반전에 결합되는 것을 특징으로 하는 인터버스 버퍼.
  5. 인터버스 버퍼(18)에 있어서, 제1버스로부터 2N데이타 비트를 수신하고 제2버스로 N 데이타 비트를 송신하며, 상기 N은 정수이며, 제1버스는 제1디바이스에 결합되며, 제2버스는 제2디바이스와 결합되는 제1데이타 경로(22)로서, 이 제1데이타 경로는, 상기 제2버스로부터 2N 데이타 비트의 제1의 N순차 비트를 수신하며 또한 2N 데이타 비트의 제1의 N 순차 비트의 바이트 반전을 수신하는 제1의 2:1 스위칭 수단(46)으로서, 이 수단(46)의 출력은 제1디바이스가 빅 엔디언 바이트 순서 모드에서 동작하는지 또는 '개조된' 리틀 엔디언 바이트 순서 모드에서 동작하는지에 응답하여 선택되는 상기 제1의 2:1 스위칭 수단(46)과, 제2버스로부터 2N 데이타 비트의 제2의 N 순차 비트를 수신하며 또한 2N 데이타 비트의 제2의 N순차 비트의 바이트 반전을 수신하는 제2의 2:1 스위칭 수단(48)으로서, 이 수단(48)의 출력은 제1디바이스가 빅 엔디언 바이트 순서 모드에서 동작하는지 또는 '개조된' 리틀 엔디엔 바이트 순서 모드에서 동작하는지에 응답하여 선택되는 상기 제2의 2:1 스위칭 수단(48)및, 제1스위칭 수단의 출력과 제2스위칭 수단의 출력을 수신하며, 제5의 2:1 스위칭 수단의 출력은 제1제어 신호에 응답하여 선택되는 상기 제3의 2:1 스위칭 수단(50)을 포함하는, 상기 제1데이타 경로(22)및; 제1데이타 경로(22) 및 ; 제1데이타 경로에 결합되며, 데이타 트랜스퍼의 소스를 인덱싱하는 입력 어드레스에 응답하여 제1제어 신호를 발생하는 제어 유닛(24)을 포함하는 것을 특징으로 하는 인터버스 버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950024323A 1994-08-02 1995-08-02 인터버스버퍼 KR100381076B1 (ko)

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