KR930014083A - I/o 버스 인터페이스 장치 - Google Patents

Abstract

내용 없음

Description

I/O 버스 인터페이스 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 의한 I/O 버스 인터페이스 장치의 구성도.

* 도면의 주요부분에 대한 부호의 설명

1 : 트랜시버 2 : 어드레스 선택 멀티플렉서

3 : 버퍼 메모리 4 : 내지

9 : 래치 10,11 : D플립플롭부

Claims (2)

1. 중대형 컴퓨터에서 클럭신호를 이용하여 I/O프로세서와 주기억장치간의 데이타 전송시 입출력 보틀네크를 제거한 I/O 인터페이스 장치에 있어서, I/O 버스에 연결되어 입출력 데이타를 전송하는 트랜시버(1), 상기 트랜시버(1)에 연결되고 시스템 클럭(SYSCLO)을 클럭 입력으로 하여 시스템으로부터 입력되는 4바이트의 데이타(DI0 내지 DI31)를 각각 2바이트씩 나누어 전송하는 제1 및 제2D플립플롭수단(10, 11), 상기 제1 및 제2D플립플롭수단(10, 11)에 각기 연결되고 상기 시스템 클럭(SYSCLO)을 2분주하여 반전시킨 반전 2분주 클럭(*CLO)을 클럭 입력으로 하고 하이 액티브 및 로우 액티브로 각각 동작하는 제1 및 제2래치수단(8, 9), 제1 및 제2래치수단(8, 9)과 I/O프로세서에 연결되고 상기 시스템 클럭(SYSCLO)을 2분주한 2분주클럭(CLO)을 클럭입력으로 하는 제3래치수단(7), 상기 제3래치수단(7)에 연결되고 상기 2분주 클럭(CLO)에 따라 동작하는 메모리 수단(3), 상기 버퍼 메모리 수단(3)에 연결되고 상기 2분주 클럭(CLO)에 따라 어드레스를 선택하는 어드레스 선택 멀티플렉서 수단(2), 상기 버퍼 메모리 수단(3)과 I/O 프로세서에 연결되고 반전 2분주 클럭(*CLO)을 클럭 입력으로 하는 제4래치수단(4), 상기 버퍼 메모리 수단(3)과 트랜시버(1)에 연결되고 상기 시스템 클럭(SYSCLO)을 클럭입력으로 하는 제5래치수단(5)및 상기 제4래치수단(4)과 트랜시버(1)에 연결되고 상기 시스템(SYSCLO)을 클럭입력으로 하는 제6래치수단(6)으로 구성되는 것을 특징으로 하는 I/O 인터페이스 장치.
2. 제1항에 있어서, 상기 제1 및 제2D플립플롭 수단(10, 11)은 2개의 옥탈 D플립플롭으로 구성되는 것을 특징으로 하는 I/O 인터페이스 장치.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.