KR930010727A - 컴퓨터 시스템의 dma 어드레스 확장장치 - Google Patents
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Abstract
본 발명은 컴퓨터 시스템의 DMA 어드레스 확장장치에 관한 것으로, 종래에서는 DMA의 메모리-투-메모리 블럭 전송이 한 세그먼트내에서만 가능하므로 세그먼트 단위의 전송이 불가능하게 된다.
본 발명은 이와같은 종래의 문제점을 해결하고자 DMA 제어부의 메모리-투-메모리 블럭 전송의 효과적으로 이용하기 위하여 DMA가 데이타버스로부티 어디레스를 발생하는 경우 래치 펄스인 어드레스 스트로브 신호를 이용하여 어드레스 상위 번지를 발생시키도록 한 것으로, 즉, 4비트 레지스터 2개를 이용하여 읽을 때와 쓸때의 상위 어드레스를 달리함으로써 메모리-투-메모리의 블럭 전송을 세그먼트 단위로 가능하게 하여 데이타 전송의 효율을 높일 수 있는 이점이 있게 된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명 컴퓨터 시스템의 DMA 어드레스 확장장치 블럭도.
Claims (1)
- 중앙처리장치(10)로부터 홀드 리퀘스트 신호가 입력되어 어드레스 인에이블 신호가 발생되면 어드레스 스트로브(ADSTB)에 의해 데이타버스로부터 어드레스(A8-A5)를 추출함과 아울러 발생된 어드레스(A0-A7)에 의해 메모리 어드레스(A0-A15)를 만드는 DMA 제어부(20)와, 어드레스 스트로브(ADSTB)에 의해 지연된 출력신호를 발생하는 디-플립플롭(D-F/F)과, 인버터(I1)를 통한 상기 디-플립플롭(D-F/F)의 출력신호와 어드레스 인에이블 신호를 각각 오아링하고 그 오아링 값에 의해 데이타를 쓸때와 읽을때의 상위 어드레스(A16-A19)를 다르게 발생시키는 제1, 제2비트 레지스터(40)로 구성함을 특징으로 하는 컴퓨터 시스템의 DMA 어드레스 확장장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021573A KR930010727A (ko) | 1991-11-28 | 1991-11-28 | 컴퓨터 시스템의 dma 어드레스 확장장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021573A KR930010727A (ko) | 1991-11-28 | 1991-11-28 | 컴퓨터 시스템의 dma 어드레스 확장장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR930010727A true KR930010727A (ko) | 1993-06-23 |
Family
ID=67356259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910021573A KR930010727A (ko) | 1991-11-28 | 1991-11-28 | 컴퓨터 시스템의 dma 어드레스 확장장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930010727A (ko) |
-
1991
- 1991-11-28 KR KR1019910021573A patent/KR930010727A/ko not_active Application Discontinuation
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