KR970049590A - 메모리의 읽기 및 쓰기제어장치 - Google Patents

메모리의 읽기 및 쓰기제어장치 Download PDF

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KR970049590A
KR970049590A KR1019950060978A KR19950060978A KR970049590A KR 970049590 A KR970049590 A KR 970049590A KR 1019950060978 A KR1019950060978 A KR 1019950060978A KR 19950060978 A KR19950060978 A KR 19950060978A KR 970049590 A KR970049590 A KR 970049590A
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이대영
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유기범
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

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Abstract

본 장치는 중앙제어장치(CPU)의 1읽기 또는 쓰기사이클동안에 메모리에 대해 워드단위 처리가 가능하게 하는 메모리의 읽기 및 쓰기제어장치로서, 본 장치는 중앙제어장치; 중앙제어장치의 1쓰기사이클동안 중앙제어장치로부터 전송되는 데이타를 워드단위로 쓰고, 1읽기사이클동안 저장된 데이타를 워드단위로 출력하기위한 메모리; 메모리가 중앙제어장치의 1읽기 또는 쓰기사이클동안 워드단위로 처리되도록 제어하기 위한 읽기 및 쓰기제어부; 중앙제어장치와 메모리간의 데이타를 워드단위로 전송하기 위한 데이터버퍼를 포함하도록 구성된다.

Description

메모리의 읽기 및 쓰기제어장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 메모리의 읽기 및 쓰기제어장치,
제2도는 제1도에 도시된 일기 및 쓰기제어부의 상세한 회로도,
제3도는 제2도에 도시된 제어신호 발생수단의 상세회로도.

Claims (3)

  1. 중앙제어장치(100); 상기 중앙제어장치(100)의 1쓰기사이클동안 상기 중앙제어장치(100)로부터 전송되는 데이타를 워드단위로 쓰고, 1일ㄹ기사이클동안 저장된 데이타를 워드단위로 출력하기 위한 메모리(140); 상기 메모리(140)가 상기 중앙제어장치(100)의 1읽기 또는 쓰기사이클동안 워드단위로 처리되도록 제어하기 위한 읽기 및 쓰기제어부(150); 상기 중앙제어장치(100)와 메모리(140)간의 데이타를 워드단위로 전송하기 위한 데이터버퍼(120)를 포함하는 것을 특징으로 하는 메모리의 읽기 및 쓰기제어장치.
  2. 제1항에 있어서, 상기 읽기 및 쓰기제어부(15))는, 상기 중앙제어장치(100)에서 상기 메모리(140)에 저장되어 있는 데이타를 읽을 때, 1바이트단위의 데이타를 래치하기 위한 래치(200); 상기 중앙제어장치(100)에서 전송되는 제어신호를 논리조합하여 상기 래치(200)의 래치상태제어신호(CKL), 상기 데이타버퍼의 상위 및 하위바이트에 대한 인에이블제어신호(/LBE,/UBE) 및 메모리(140)로 전송될 최하위 어드레스(AO)를 발생하기 위한 제어신호 발생수단(201)으로 구성되는 것을 특징으로 하는 메모리의 읽기 및 쓰기제어장치.
  3. 제2항에 있어서, 상기 제어신호 발생수단(210)은, 상기 중앙제어장치(100)에서 발생되는 /UDS, /LDS, /AS, /CLK, /CS의 논리조합에 의하여 AO어드레스를 발생하는 제1논리조합회로(301), 상기 중앙제어장치(100)에서 발생되는 /UDS, /LDS, R/W 및 상기 제1논리조합회로(301)로부터 발생되는 AO신호의 논리조합에 의하여 상기 래치(200)의 래치상태를 제어하는 신호(CKL)를 발생하는 제2논리조합회로(302), 상기 중앙제어장치(100)에서 발생되는 R/W, /LDS 및 상기 AO신호의 논리조합에 의하여 상기 데이타버퍼(120)로 전송될 하위버퍼인에이블신호(/LBE)를 발생하는 제3논리조합회로(303), 상기 AO와 /UDS의 논리조합에 의하여 상기 데이타버퍼(120)로 전송될 상위버퍼인에이블신호(/UBE)를 발생하는 제4논리조합회로(304)로 구성되는 것을 특징으로 하는 메모리의 읽기 및 쓰기제어장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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