KR0182644B1

KR0182644B1 - 메모리의 읽기 및 쓰기제어장치

Info

Publication number: KR0182644B1
Application number: KR1019950060978A
Authority: KR
Inventors: 이대영
Original assignee: 유기범; 대우통신주식회사
Priority date: 1995-12-28
Filing date: 1995-12-28
Publication date: 1999-05-15
Also published as: KR970049590A

Abstract

본 장치는 중앙제어장치(CPU)의 1회 읽기 또는 쓰기 사이클동안에 메모리에 대해 적어도 2회 이상 액세스할 수 있도록 제어하는 메모리의 읽기 및 쓰기제어장치를 제공하기 위한 것이다. 따라서, 본 발명에 따른 장치는, 중앙제어장치의 1회 쓰기 또는 읽기사이클동안 적어도 2회 이상 액세스되어 인가되는 데이타를 쓰거나 쓰여진 데이타를 읽는 메모리; 메모리의 최하위 어드레스(A0)의 상태를 조절하여 중앙제어장치의 1회 쓰기 또는 읽기 사이클동안 적어도 2회 이상의 액세스가 이루어지도록 제어하는 읽기 및 쓰기 제어부; 읽기 및 쓰기 제어부로부터 제공되는 LBE(Lower Buffer Enable) 및 UBE(Upper Buffer Enable)에 의해 제어되어 중앙제어장치와 메모리간에 전송되는 데이타를 워드단위로 버퍼링하는 데이타 버퍼(120)로 구성된다. 따라서 메모리 수를 늘리지 않고도 고속의 데이타 전송처리가 가능하다.

Description

메모리의 읽기 및 쓰기제어장치

제1도는 본 발명에 따른 메모리의 읽기 및 쓰기제어장치의 블럭도이고,

제2도는 제1도에 도시된 읽기 및 쓰기제어부의 상세한 회로도이고,

제3도는 제2도에 도시된 제어신호 발생수단의 상세회로도이고,

제4도는 워드단위로 CPU에서 데이타를 읽을 때의 동작타이밍도이고,

제5도는 워드단위로 CPU에서 데이타를 쓸 때의 동작타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

100 : CPU 110 : 어드레스 버퍼

120 : 데이타 버퍼 130 : 디코딩부

140 : 고속 메모리 150 : 읽기 및 쓰기제어부

200 : 래치 210 : 제어신호 발생수단

본 발명은 메모리의 읽기 및 쓰기제어장치에 관한 것으로, 특히 중앙제어장치(이하 CPU(Central Processor Unit)라고 약함)에서 메모리를 읽고 쓸때 고속으로 읽고 쓸수 있도록 제어하기 위한 읽기 및 쓰기제어장치에 관한 것이다.

종래에는 시스템의 설계시, 선정된 CPU의 데이타 비트수에 맞추어 메모리를 구성하도록 되어 있었다. 예를 들어 16비트 CPU를 채택하여 설계하는 경우 메모리 구성은 채택한 CPU의 데이타 비트수와 맞추어 물리적으로 16비트로 구성되어야 하는데, 만일 외부적으로 8비트를 구성한다면 바이트(Byte)단위로 읽고 쓸수는 있으나 워드(Word)단위로 읽고 쓸수는 없도록 되어 있어 바이트와 워드단위로 모두 읽고 쓸수 있도록 하기 위해서는 상술한 바와 같이 메모리를 물리적으로 16비트로 구성을 하여야 하므로 8비트의 메모리를 이용할 경우 2개의 메모리를 구비하여야 한다. 그러나 이는 하드웨어 사이즈를 증가시킬 뿐 아니라 시스템가격을 상승시키는 요인이 된다.

따라서 본 발명의 목적은 중앙제어장치(CPU)의 1읽기 또는 쓰기사이클동안에 바이트 단위 메모리에 대해 워드단위 처리가 가능하게 하는 메모리의 읽기 및 쓰기제어장치에 관한 것이다.

본 발명에 따른 장치는, 중앙제어장치; 중앙제어장치의 1회 읽기 또는 쓰기 사이클동안 적어도 2회 이상 액세스되어 중앙제어장치로 부터 전송되는 데이타를 쓰거나 저장된 데이타를 출력하는메모리; 메모리로 인가되는 최하위 어드레스(A0)의 상태를 조절하여 1회 읽기 또는 쓰기 사이클동안 메모리가 적어도 2회 이상 액세스되도록 제어하는 읽기 및 쓰기제어부; 읽기 및 쓰기제어부로부터 제공되는 하위버퍼 인에이블신호(/LBE)와 상위버퍼 인에이블신호(/UBE)에 의해 제어되어 중앙제어장치와 메모리간에 송수신되는 데이타를 워드단위로 버퍼링하는 데이타버퍼를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명하기로 한다.

제1도는 본 발명에 따른 읽기 및 쓰기제어장치의 블럭도로서, CPU(100), CPU(100)에서 발생되는 어드레스를 전송하기 위한 어드레스버퍼(110), CPU(100)의 쓰기제어에 의하여 CPU(100)로부터 전송된 데이타를 고속으로 쓰고 CPU(100)의 읽기제어에 의하여 저장된 데이타를 고속으로 읽어 출력하기 위한 고속 메모리(140), CPU(100)와 고속 메모리(140)간의 데이타를 전송하기 위한 데이타버퍼(120), CPU(100)에서 고속 메모리(140)에 대한 읽기모드시 워드단위 전송이 가능하도록 제어하기 위한 읽기 및 쓰기제어부(150), CPU(100)에서 출력되는 어드레스와 어드레스스트로브(/AS)신호를 디코딩하여 고속 메모리(140)와 읽기 및 쓰기제어부(150)의 칩선택신호(/CS)를 제공하기 위한 디코딩부(130)로 구성된다. 여기서 CPU(100)는 16비트로 구성되고, 메모리(140)는 8비트로 구성된 경우를 예로서 도시한 것이다.

이와 같이 구성된 제1도의 장치는 CPU(100)가 메모리(140)에 저장되어 있는 데이타를 읽고자 할 경우에는 다음과 같이 동작된다.

우선, CPU(100)에서 메모리(140)를 읽을 때는, 제4도에 도시된 동작타이밍도와 같이 1읽기사이클당 4개의 T상태가 소요되며 1사이클당 2회의 메모리 액세스를 위하여 읽기 및 쓰기제어부(150)는 CPU(100)가 워드동작을 수행하는지 검출하고, 워드동작을 수행하는 경우 고속메모리(140)로부터 워드단위로 데이타를 읽을 수 있도록 읽기제어를 한다.

이와 같은 읽기제어처리를 위하여 읽기 및 쓰기제어부(150)는 제2도에 도시된 바와 같이 메모리(140)로 부터 발생되는 8비트데이타를 래치한 뒤 데이타버퍼(120)로 전송하기 위한 래치(200) 및 CPU(100)로 부터 발생되는 CLK, /AS(Address Strobe), /CS(Chip Select), /UDS(Upper Data Strobe) 및 /LDS(Lower Data Strobe)의 논리조합에 의하여 고속 메모리(140)로 전송되는 어드레스 A0와 데이타버퍼(120)로 전송되는 /LBE(Lower Buffer Enable), /UBE(Upper Buffer Enable)를 발생시키는 제어신호 발생수단(210)으로 구성된다.

래치(200)는 후술할 제어신호 발생수단(210)으로부터 제공되는 홀수(Odd)바이트를 읽어 래치시키기 위한 제어신호인 CKL에 의하여 제어되어 고속메모리(140)로 부터 전송된 8비트의 데이타(D[0 : 7])를 래치하고, 인버터(IN1)를 통해 인가되는 CPU(100)의 읽기 및 쓰기모드 제어신호에 의하여 래치된 8비트데이타를 데이타버퍼(120)로 전송한다.

제어신호 발생수단(210)은 제3도에 도시된 바와 같이, CPU(100)에서 발생되어 제4도와 같은 동작되는 /UDS, /LDS, /AS, CLK, /CS의 논리조합에 의하여 제4도와 같은 주기를 갖는 A0어드레스를 발생하는 제1논리조합회로(301), /UDS, /LDS, R/W 및 제1논리조합회로(301)로 부터 발생되는 A0신호의 논리조합에 의하여 래치(200)의 래치상태를 제어하는 제4도와 같은 주기를 갖는 CKL신호를 발생하는 제2논리조합회로(302), R/W, /LDS 및 상술한 A0신호의 논리조합에 의하여 데이타버퍼(120)로 전송될 제4도에 도시된 바와 같이 동작되는 /LBE를 발생하는 제3논리조합회로(303), 상술한 A0와 /UDS의 논리조합에 의하여 데이타버퍼(120)로 전송될 제4도와 같이 동작되는 /UBE를 발생하는 제4논리조합회로(304)로 구성되어 고속메모리(140)에 저장된 데이타를 워드단위로 읽기 위한 제어신호를 발생한다. 여기서 언급된 /LBE신호는 D[0 : 7]에 대한 하위버퍼 인에이블 제어신호이고, /UBE는 상위버퍼 인에이블 제어신호이고, LDS는 Lower Data Strobe로서, 하위 데이타가 유효함을 표시하고 UDS는 Upper Data Strobe로서 상위데이타가 유효함을 표시하는 신호이다.

그리고 제1논리조합회로(301)는 /UDS와 논리상태를 반전시킨 /LDS를 논리곱하기 위한 게이트소자(G1), /UDS와 /LDS를 논리합하기 위한 게이트소자(G2), /AS, CLK, /CS 및 게이트소자(G2)를 논리합하기 위한 게이트소자(G3), 게이트소자(G3)로 부터 출력되는 신호를 클럭신호로 하고 입력단에 Vcc를 접속한 플립플롭(FF1), 플립플롭(FF1)에서 출력되는 신호를 입력신호로 하고 게이트소자(G3)로 부터 출력되는 신호를 클럭신호 하는 플립플롭(FF2), 플립플롭(FF2)의 출력신호와 게이트소자(G1)의 출력신호를 논리합하여 A0어드레스를 발생하기 위한 게이트소자(G4)로 구성된다.

제2논리조합회로(302)는 /UDS와 /LDS를 논리합하기 위한 게이트소자(G5), R/W신호와 게이트소자(G5)로 부터 출력되는 신호를 논리곱하기 위한 게이트소자(G6), 게이트소자(G6)에서 출력되는 신호를 반전하기 위한 인버터(IN2), 인버터(IN2)에서 출력되는 신호를 클럭신호로 하고 Vcc를 입력단에 접속하고 A0신호에 의하여 프리세트가 제어되어 CKL신호를 발생하기 위한 플립플롭(FF3)으로 구성된다.

제3논리조합회로(303)는 R/W신호의 논리를 반전하기 위한 인버터(IN3), A0신호의 논리를 반전하기 위한 인버터(IN4), 인버터(IN3)와 인번터(IN4)의 출력신호를 논리곱하기 위한 논리소자(G7), 논리소자(G7)에서 출력되는 신호와 /LDS를 논리합하여 /LBE신호를 출력하기 위한 논리소자(G8)로 구성된다.

제4논리조합회로(304)는 A0신호와 /UDS신호를 논리합하여 /UBL신호를 논리합하기 위한 게이트소자(G9)로 구성된다.

이와 같이 읽기 및 쓰기제어부(150)의 제어에 의하여 고속메모리(140)로 부터 읽혀진 Odd바이트는 우선 읽기 및 쓰기제어부(150)내의 래치(200)에 래치시키고, 고속메모리(140)로부터 Even바이트의 데이타가 읽혀질 때 래치된 Odd바이트를 동시에 읽어 16비트의 데이타를 데이타버퍼(120)로 전송한다.

데이타버퍼(120)는 전송된 16비트 데이타를 읽기 및 쓰기제어부(150)로부터 전송되는 제4도에 도시된 바와 같은 주기를 갖는 /LBE와 /UBE에 의하여 CPU(100)로 전송한다.

CPU(100)에서 메모리(140)로 데이타를 쓰기모드할 때에는 다음과 같이 동작된다.

제5도에 도시된 동작타이밍도와 같이 읽기 및 쓰기제어부(150)는 제3도에 도시된 바와 같은 논리조합회로를 통해 출력되는 A0, /LBE, /UBE신호에 의하여 데이타버퍼(120) 및 고속메모리(140)의 쓰기모드를 제어한다. 즉, 읽기사이클과 동일하게 어드레스 A0를 발생시키고 CPU(100)에서 데이타버퍼(120)에 데이타를 전송하게 되면 먼저 제5도에 도시된 바와 같은 주기로 발생되는 /LBE제어신호를 데이타 버퍼(120)로 발생하여 Odd바이트를 고속메모리(140)에 쓰고, /UBE제어신호를 데이타버퍼(120)로 발생하여 Even바이트를 고속메모리(140)에 쓰기하여 워드쓰기사이클을 종료하게 된다.

이와 같은 방법으로 고속메모리(140)는 CPU(100)의 1사이클내에 4회의 액세스도 가능하게 구성할 수 있다.

상술한 바와 같이 본 발명은 CPU가 1회의 액세스 기간동안 적어도 2회 이상 바이트 단위로 처리되는 메모리를 액세스할 수 있는 메모리에 대한 읽기 및 쓰기장치를 제공함으로써, 데이타 전송속도를 빠르게 할 수 있고, 데이타를 빠르게 전송하기 위하여 별도로 메모리를 구비할 필요가 없으므로 기존의 하드웨어적인 사이즈 문제나 시스템의 가격적인 문제를 해결할 수 있다.

Claims

중앙제어장치(100); 상기 중앙제어장치(100)의 1회 읽기 또는 쓰기 사이클동안 적어도 2회 이상 액세스되어 상기 중앙제어장치(100)로 부터 전송되는 데이타를 쓰거나 저장된 데이타를 출력하는 메모리(140); 상기 메모리(140)로 인가되는 최하위 어드레스(A0)의 상태를 조절하여 상기 1회 읽기 또는 쓰기 사이클동안 상기 메모리(140)가 적어도 2회 이상 액세스되도록 제어하는 읽기 및 쓰기제어부(150); 상기 읽기 및 쓰기제어부(150)로부터 제공되는 하위버퍼 인에이블신호(/LBE)와 상위버퍼 인에이블신호(/UBE)에 의해 제어되어 중앙제어장치(100)와 메모리(140)간에 송수신되는 데이타를 워드단위로 버퍼링하는 데이타버퍼(120)를 포함하는 것을 특징으로 하는 메모리의 읽기 및 쓰기제어장치.
제1항에 있어서, 상기 읽기 및 쓰기제어부(150)는, 상기 중앙제어장치(100)로부터 상기 메모리(140)로 소정의 데이타를 쓸 때, 상기 중앙제어장치(100)로부터 전송되는 데이타를 1바이트단위로 래치하기 위한 래치(200); 상기 중앙제어장치(100)에서 발생되는 /UDS, /LDS, /AS, CLK, /CS의 논리조합에 의하여 상기 메모리(140)의 최하위 어드레스(A0)를 생성하는 제1논리조합회로(301), 상기 중앙제어장치(100)에서 발생되는 /UDS, /LDS, R/W 및 상기 제1논리조합회로(301)로부터 생성된 상기 최하위 어드레스(A0)신호의 논리조합에 의하여 상기 래치(200)의 상태를 제어하는 신호(CKL)를 발생하는 제2논리조합회로(302), 상기 중앙제어장치(100)에서 발생되는 R/W, /LDS 및 상기 최하위 어드레스(A0)의 논리조합에 의하여 상기 데이타버퍼(120)로 전송될 하위버퍼 인에이블신호(/LBE)를 발생하는 제3논리조합회로(303), 상기 최하위 어드레스(A0)와 /UDS의 논리조합에 의하여 상기 데이타버퍼(120)로 전송될 상위버퍼 인에이블신호(/UBE)를 발생하는 제4논리조합회로(304)로 구성되는 제어신호 발생수단(210)을 구비하는 것을 특징으로 하는 메모리의 읽기 및 쓰기제어장치.