KR100346268B1 - 데이터 버스 제어 시스템 - Google Patents
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Abstract
본 발명에 따른 데이터 버스 제어 시스템은, 데이터를 처리하는 중앙처리장치부와, 중앙처리장치부가 데이터를 읽고 저장하는 메모리부와, 중앙처리장치부와 메모리부 사이에 위치하여, 데이터 읽기/쓰기 제어 신호와 어드레스 정보를 전달하는 디코더/콘트롤 로직부 및 중앙처리장치부와 메모리부 사이에 전송되는 데이터를 일시적으로 저장하고, 중앙처리장치부가 메모리부로부터 데이터를 읽고 쓰는 것을 제어하는 동적 데이터 버스 제어부를 포함한다.
여기서, 동적 데이터 버스 제어부는, 중앙처리장치부와 상기 메모리부 사이에 전송되는 데이터를 일시적으로 저장하는 데이터 래치부와, 데이터 래치부를 제어하는 입출력 제어 신호를 발생시키고, 중앙처리장치부가 메모리부로부터 데이터를 읽고 쓰는 것을 제어하는 제어 회로부를 구비하며, 데이터 래치부는 양방향 32 비트 래치로 형성된다.
이와 같은 본 발명에 의하면, 32 비트의 데이터 버스 폭을 가진 중앙처리장치부와 8/16 비트의 데이터 버스 폭을 가진 메모리부와의 접속에 있어서, 메모리부의 버스 폭과 무관하게 한 번의 버스 사이클로 32 비트 데이터를 전송할 수 있는 장점이 있다.
Description
본 발명은 컴퓨터 시스템의 데이터 버스 제어(Data Bus Control)에 관한 것으로서, 특히 32 비트(bit) 데이터 버스 폭을 가진 중앙처리장치부와 8/16 비트 데이터 버스 폭을 가진 메모리(memory)부와의 접속에 있어서, 메모리부의 버스 폭과 무관하게 한 번의 버스 사이클(cycle)로 32 비트 데이터를 전송할 수 있는 데이터 버스 제어 시스템에 관한 것이다.
도 1 및 도 2는 종래의 데이터 버스 제어 메커니즘을 나타낸 것으로서, 도 1은 제어 시스템 구성도이고, 도 2는 도 1의 시스템의 중앙처리장치부와 메모리부 간의 데이터 전송시의 제어 신호 타이밍(timing)도이다.
도 1을 참조하면, 종래의 데이터 버스 제어 시스템은 데이터를 처리하는 중앙처리장치부(101)와, 그 중앙처리장치부(101)가 데이터를 읽고 저장하는 메모리부 (102) 및 상기 중앙처리장치부(101)와 상기 메모리부(102) 사이에 위치하여, 데이터 읽기/쓰기 제어 신호와 어드레스(address) 정보를 전달하는 디코더/콘트롤 로직 (Decoder/Control Logic)부(103)로 구성되어 있다.
이상과 같은 구성을 갖는 종래 데이터 버스 제어 시스템에 있어서, 상기 중앙처리장치부(101)가 상기 메모리부(102)로부터 32 비트 데이터 버스를 통하여 데이터를 읽어오는 경우, 먼저 상기 중앙처리장치부(101)에서 초기 버스 동작을 알리는 /티에스(/TS) 신호를 어서트(assert)하고, 어드레스를 0으로 내보낸다. 이에 따라, 어드레스 0을 디코딩한 상기 디코더/콘트롤 로직부(103)는 상기 메모리부(102)에 대한 제어 신호들을 전달하여 데이터를 전송하도록 하는 한편, 일정 시간 후에 버스 종료 신호인 /티에이(/TA)를 어서트하여 상기 중앙처리장치부(101)가 상기 메모리부(102)로부터 32 비트의 데이터를 읽어 들이도록 한다.
이와 같이, 상기 중앙처리장치부(101)의 버스 동작은 외부로부터 입력된 /TA 신호에 의하여 정상적으로 종료된다. 그런데, 이 신호는 상기 메모리부(102)와의 사이에 몇 바이트의 데이터가 전송되었는지를 나타내지는 않고 다만 버스 동작이 끝났다는 사실만 알려준다.
한편, 도 2의 디에이치에이치(DHH), 디엠에이치(DMH), 디엠엘(DML), 디엘엘 (DLL)의 영문은 각각 D(Data), H(High), M(Middle), L(Low)의 약자로서 데이터의 상위 비트부터 하위 비트까지 편의상 나누어 표기한 것으로서 각각 8 비트의 데이터를 나타낸다. 여기서, 도 2의 타이밍도에 /TA 신호가 로우(low)로 떨어지는 순간에 상기 중앙처리장치부(101)가 상기 메모리부(102)로부터 데이터를 읽어 오는 것을 나타내었다.
그런데, 이상과 같은 종래의 데이터 버스 제어 시스템은 상기 중앙처리장치부(101)가 32 비트의 데이터 버스 폭을 가지고 상기 메모리부(102)가 8 비트의 데이터 버스 폭을 가지는 경우에, 32 비트의 데이터를 전송하기 위해서는 네 번의 버스 사이클을 필요로 한다. 따라서 상기 중앙처리장치부(101)의 버스 폭의 낭비와 연산 시간이 길어지는 단점이 있다.
본 발명은 상기와 같은 문제점을 감안하여 창출된 것으로서, 32 비트의 데이터 버스 폭을 가진 중앙처리장치부와 8/16 비트의 데이터 버스 폭을 가진 메모리부와의 접속에 있어서, 메모리부의 버스 폭과 무관하게 한 번의 버스 사이클로 32 비트 데이터를 전송할 수 있는 데이터 버스 제어 시스템을 제공함에 그 목적이 있다.
도 1은 종래의 데이터 버스 제어 시스템의 구성도.
도 2는 도 1의 시스템에 있어서 중앙처리장치부와 메모리부 사이의 데이터 전송시의 제어 신호 타이밍도.
도 3은 본 발명에 따른 데이터 버스 제어 시스템의 구성도.
도 4는 본 발명에 따른 데이터 버스 제어 시스템의 동적 데이터 버스 제어부의 내부 구성도.
도 5는 본 발명에 따른 데이터 버스 제어 시스템에 있어서, 메모리부가 8 비트 버스 폭을 가진 경우의 데이터 전송 및 제어 신호 입출력 관계를 나타낸 도면.
도 6은 본 발명에 따른 데이터 버스 제어 시스템에 있어서, 메모리부가 8 비트 버스 폭을 가진 경우의 데이터 전송시 제어 신호 타이밍도.
도 7은 본 발명에 따른 데이터 버스 제어 시스템에 있어서, 메모리부가 16 비트 버스 폭을 가진 경우의 데이터 전송 및 제어 신호 입출력 관계를 나타낸 도면.
도 8은 본 발명에 따른 데이터 버스 제어 시스템에 있어서, 메모리부가 16 비트 버스 폭을 가진 경우의 데이터 전송시 제어 신호 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
101, 301... 중앙처리장치부 102, 302... 메모리부
103, 303... 디코더/콘트롤 로직부 304... 동적 데이터 버스 제어부
305... 데이터 래치부 306... 제어 회로부
상기의 목적을 달성하기 위하여 본 발명에 따른 데이터 버스 제어 시스템은,
데이터를 처리하는 중앙처리장치부와,
상기 중앙처리장치부가 데이터를 읽고 저장하는 메모리부와,
상기 중앙처리장치부와 상기 메모리부 사이에 위치하여, 데이터 읽기/쓰기 제어 신호와 어드레스 정보를 전달하는 디코더/콘트롤 로직부 및
상기 중앙처리장치부와 상기 메모리부 사이에 전송되는 데이터를 일시적으로 저장하고, 상기 중앙처리장치부가 상기 메모리부로부터 데이터를 읽고 쓰는 것을 제어하는 동적 데이터 버스 제어부를 포함하는 점에 그 특징이 있다.
여기서, 상기 동적 데이터 버스 제어부는, 상기 중앙처리장치부와 상기 메모리부 사이에 전송되는 데이터를 일시적으로 저장하는 데이터 래치(data latch)부와, 상기 데이터 래치부를 제어하는 입출력 제어 신호를 발생시키고, 상기 중앙처리장치부가 상기 메모리부로부터 데이터를 읽고 쓰는 것을 제어하는 제어 회로부를구비하는 점에 그 특징이 있으며, 상기 데이터 래치부는 양방향 32 비트 래치로 형성되는 점에 그 특징이 있다.
이와 같은 본 발명에 의하면, 32 비트의 데이터 버스 폭을 가진 중앙처리장치부와 8/16 비트의 데이터 버스 폭을 가진 메모리부와의 접속에 있어서, 메모리부의 버스 폭과 무관하게 한 번의 버스 사이클로 32 비트 데이터를 전송할 수 있는 장점이 있다.
이하 첨부된 도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명에 따른 데이터 버스 제어 시스템의 구성도이고, 도 4는 본 발명에 따른 데이터 버스 제어 시스템의 동적 데이터 버스 제어부의 내부 구성도이다.
도 3과 도 4를 참조하면, 본 발명에 따른 데이터 버스 제어 시스템은 데이터를 처리하는 중앙처리장치부(301)와, 그 중앙처리장치부(301)가 데이터를 읽고 저장하는 메모리부(302)와, 상기 중앙처리장치부(301)와 상기 메모리부(302) 사이에 위치하여, 데이터 읽기/쓰기 제어 신호와 어드레스 정보를 전달하는 디코더/콘트롤 로직부(303)를 포함한다.
또한, 상기 중앙처리장치부(301)와 상기 메모리부 (302) 사이에 전송되는 데이터를 일시적으로 저장하는 데이터 래치부(305)와, 상기 데이터 래치부(305)를 제어하는 입출력 제어 신호를 발생시키고, 상기 중앙처리장치부(301)가 상기 메모리부(302)로부터 데이터를 읽고 쓰는 것을 제어하는 제어 회로부(306)를 구비하는 동적 데이터 버스 제어부(304)를 포함한다. 이때, 상기 데이터 래치부 (305)는 양방향 32 비트 래치로 형성된다.
한편, 상기 중앙처리장치부(301)가 초기에 버스 동작을 알리는 /TS 신호를 어서트하고, 상기 디코더/콘트롤 로직부(303)는 상기 동적 데이터 버스 제어기 (304)에 데이터 전송을 준비하라는 /DSACK 신호를 어서트한다.
이에 따라, 상기 동적 데이터 버스 제어부(304)는 상기 메모리부(302)로부터 데이터를 읽어 오고, 일정 시간 경과 후에 상기 디코더/콘트롤 로직부(303)로 /DONE 신호를 전송한다. 그러면, 상기 디코더/콘트롤 로직부(303)는 상기 중앙처리장치부(301)로 /TA 신호를 전송하고, 이에 따라 상기 중앙처리장치부(301)가 데이터를 상기 동적 데이터 버스 제어부(304)의 데이터 래치부(305)로부터 전송받는다.
또한, 상기 중앙처리장치부(301)에서 상기 메모리부(302)에 데이터를 저장하는 경우에는, 상기 데이터 래치부(305)가 상기 중앙처리장치부(301)로부터 32 비트의 데이터를 전송받아, 상기 메모리부(302)의 데이터 버스 폭에 맞추어 순차적으로 나누어 전송한다.
이때, 상기 데이터 래치부(305)의 데이터 입출력은 상기 동적 데이터 버스 제어부(304)의 제어 회로부(306)가 인풋/아웃풋 인에이블 제어(Input/Output Enable Control) 신호를 통하여 제어한다.
한편, 상기 제어 회로부(306)가 상기 데이터 래치부(305)로 전송하는 바이트 선택 제어 신호를 통하여 상기 메모리부(302)의 데이터 버스 폭에 대한 정보를 제공한다.
또한, 도 5와 도 6을 참조하여 데이터 버스 폭이 8 비트인 경우에 있어서,중앙처리장치부가 메모리부로부터 데이터를 읽어오는 동작 관계에 대해 설명해 보기로 한다.
도 5는 본 발명에 따른 데이터 버스 제어 시스템에 있어서, 메모리부가 8 비트 버스 폭을 가진 경우의 데이터 전송 및 제어 신호 입출력 관계를 나타낸 도면이고, 도 6은 본 발명에 따른 데이터 버스 제어 시스템에 있어서, 메모리부가 8 비트 버스 폭을 가진 경우의 데이터 전송시 제어 신호 타이밍도이다.
도 5와 도 6을 참조하면, 상기 중앙처리장치부(301)가 초기에 버스 동작을 알리는 /TS 신호를 어서트하고, 이에따라 상기 디코더/콘트롤 로직부(303)는 상기 동적 데이터 버스 제어부(304)에 데이터 전송을 준비하라는 /DSACK 신호를 어서트한다.
한편, 상기 동적 데이터 버스 제어부(304)는 /DSACK 신호가 로우가 될 때, 상기 메모리부(302)로부터 DHH, DMH, DML, DLL의 총 32 비트 데이터를 네 번의 버스 사이클에 걸쳐 순차적으로 읽어 온다(DD(7:0)). 이때, 상기 동적 데이터 버스 제어부 (304)에서 상기 디코더/콘트롤 로직부(303)로 /DONE 신호가 전송되고, 상기 디코더 /콘트롤 로직부(303)가 상기 중앙처리장치부(301)에 /TA 신호를 전송한다. 이에따라, 상기 중앙처리장치부(301)가 상기 동적 데이터 버스 제어부(304)의 데이터 래치부(305)로부터 32 비트의 데이터를 읽어 온다(CD(31:24), CD(23:16), CD(15:8), CD(7:0)).
또한, 도 7과 도 8을 참조하여 데이터 버스 폭이 16 비트인 경우에 있어서, 중앙처리장치부가 메모리부로부터 데이터를 읽어오는 동작 관계에 대해 설명해 보기로 한다.
도 7은 본 발명에 따른 데이터 버스 제어 시스템에 있어서, 메모리부가 16 비트 버스 폭을 가진 경우의 데이터 전송 및 제어 신호 입출력 관계를 나타낸 도면이고, 도 8은 본 발명에 따른 데이터 버스 제어 시스템에 있어서, 메모리부가 16 비트 버스 폭을 가진 경우의 데이터 전송시 제어 신호 타이밍도이다.
도 7과 도 8을 참조하면, 상기 중앙처리장치부(301)가 초기에 버스 동작을 알리기 위하여 /TS 신호를 어서트하고, 상기 디코더/콘트롤 로직부(303)는 상기 동적 데이터 버스 제어부(304)에 데이터 전송을 준비하라는 /DSACK 신호를 어서트한다.
한편, 상기 동적 데이터 버스 제어부(304)는 /DSACK 신호가 첫 번째 로우가 될 때 상기 메모리부(302)로부터 DHH, DMH의 16 비트 데이터를 읽어 오며, /DSACK 신호가 두 번째 로우가 될 때 상기 메모리부(302)로부터 DML, DLL의 16 비트 데이터를 순차적으로 읽어 온다(DD(15:8), DD(7:0)).
이때, 상기 동적 데이터 버스 제어부(304)에서 상기 디코더/콘트롤 로직부 (303)로 /DONE 신호가 전송되고, 상기 디코더/콘트롤 로직부 (303)가 상기 중앙처리장치부(301)에 /TA 신호를 전송한다. 이에 따라, 상기 중앙처리장치부(301)가 상기 동적 데이터 버스 제어부(304)의 데이터 래치부(305)로부터 32 비트의 데이터를 읽어 온다(CD(31:24), CD(23:16), CD(15:8), CD(7:0)).
이상의 설명에서와 같이 본 발명에 따른 데이터 버스 제어 시스템은, 32 비트의 데이터 버스 폭을 가진 중앙처리장치부와 8/16 비트의 데이터 버스 폭을 가진 메모리부와의 접속에 있어서, 메모리부의 버스 폭과 무관하게 한 번의 버스 사이클로 32 비트 데이터를 전송할 수 있는 장점이 있다.
Claims (3)
- 일정 비트의 제 1 데이터 버스폭을 가지고 데이터를 엑세스하는 중앙처리장치부와;상기 중앙처리장치부의 제 1 데이터 버스와 다른 비트의 제 2 데이터 버스폭을 가지고, 상기 중앙처리장치부가 데이터를 읽고 저장하는 메모리부와;상기 중앙처리장치부와 상기 메모리부간의 데이터 처리시, 데이터 읽기/쓰기 제어 신호와 어드레스 정보를 전달하는 디코더/콘트롤 로직부; 및상기 중앙처리장치부의 제 1 데이터 버스폭과 메모리부의 제 2 데이터 버스폭에 맞게 해당 비트의 데이터를 동적으로 입/출력해 주는 동적 데이터 버스 제어부를 포함하는 것을 특징으로 하는 데이터 버스 처리 시스템.
- 제 1항에 있어서,상기 동적 데이터 버스 제어부는,상기 중앙처리장치부와 상기 메모리부 사이에 전송되는 데이터를 일시적으로 저장하는 데이터 래치부와;상기 데이터 래치부를 제어하는 입출력 제어 신호를 발생시키고, 상기 중앙처리장치부가 상기 메모리부로부터 데이터를 읽고 쓰는 것을 제어하는 제어 회로부를 구비하는 것을 특징으로 하는 데이터 버스 처리 시스템.
- 제 2항에 있어서, 상기 데이터 래치부는 상기 중앙처리장치부에서 한 번의 사이클로 제 1 데이터 버스폭에 해당하는 비트 데이터를 엑세스할 수 있도록 메모리부의 데이터 버스 사이클로 입/출력되는 데이터를 해당하는 비트씩 순차적으로 버퍼링 시키는 것을 특징으로 하는 데이터 버스 처리 시스템.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990053826A KR100346268B1 (ko) | 1999-11-30 | 1999-11-30 | 데이터 버스 제어 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990053826A KR100346268B1 (ko) | 1999-11-30 | 1999-11-30 | 데이터 버스 제어 시스템 |
Publications (2)
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|---|---|
| KR20010048942A KR20010048942A (ko) | 2001-06-15 |
| KR100346268B1 true KR100346268B1 (ko) | 2002-07-26 |
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ID=19622683
Family Applications (1)
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| KR1019990053826A KR100346268B1 (ko) | 1999-11-30 | 1999-11-30 | 데이터 버스 제어 시스템 |
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| Country | Link |
|---|---|
| KR (1) | KR100346268B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR19980060759A (ko) * | 1996-12-31 | 1998-10-07 | 김광호 | 컴퓨터에서의 메모리 인터페이싱 방법 |
| JPH1131121A (ja) * | 1997-07-10 | 1999-02-02 | Yaskawa Electric Corp | バス幅変換回路 |
-
1999
- 1999-11-30 KR KR1019990053826A patent/KR100346268B1/ko not_active IP Right Cessation
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