KR19980060759A

KR19980060759A - 컴퓨터에서의 메모리 인터페이싱 방법

Info

Publication number: KR19980060759A
Application number: KR1019960080125A
Authority: KR
Inventors: 김경태
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1998-10-07

Abstract

본 발명에 따른 컴퓨터에서의 메모리 인터페이싱 방법은, n 비트의 CPU에서 n 비트 메모리를 구성함에 있어서, 시스템의 데이터 버스 폭을 n/2 비트로 구성하는 단계; 메모리로부터 스웹 버퍼로 데이터를 n/2 비트씩 순차적으로 전송하는 단계; 및 CPU가 상기 스웹 버퍼의 데이터를 액세스하는 단계를 포함하는 점에 그 특징이 있다.

이와 같은 본 발명의 방법에 의하면, n/2 비트의 메모리 인터페이싱이 가능하므로, 64비트 CPU를 채용하는 시스템에서 종래의 32비트 메모리를 사용할 수 있다. 따라서, 저렴한 비용으로 시스템의 성능을 향상시킬 수 있고, 많은 메모리가 요구되지 않는 시스템에서 효율적으로 시스템을 설계할 수 있는 장점이 있다.

Description

컴퓨터에서의 메모리 인터페이싱 방법

본 발명은 컴퓨터에서의 메모리 인터페이싱(interfacing) 방법에 관한 것으로서, 특히 시스템에 새로운 CPU가 채용될 시 종래의 메모리 소자를 이용하여 새로운 CPU에 대응할 수 있는 컴퓨터에서의 메모리 인터페이싱 방법에 관한 것이다.

일반적으로, 컴퓨터 시스템에서 마이크로프로세서(microprocessor)는 n 개의 바이트(byte)로 구성된다. 그리고, 시스템은 마이크로프로세서의 데이터 버스(data bus) 폭만큼 메로리 단위를 가지게 되며, 시스템의 성능이 증대될수록 바이트의 구성 단위가 커지게 된다. 그것은 시스템의 성능을 증대시키기 위해 시스템의 클락(clock)과 데이터의 폭을 증대시켜 성능의 향상을 도모하기 때문이다.

현재 일반 컴퓨터에서 사용하는 데이터 폭은 64비트인데, 향후 증가 추세를 보이고 있다. 컴퓨터 시스템은 통상 CPU(central processing unit)의 데이터 버스의 크기만큼 기본 메모리가 제공될 수 있도록 설계된다. 따라서, PCB 상에는 많은 메모리 소자가 설치되며, 그에 따라 메모리 소자의 설치를 위한 장소가 커지게 된다. 예컨대, 64비트의 데이터 폭에 대응하기 위해 현재의 펜티엄 컴퓨터에서는 32비트 메모리 슬롯 2개에 메모리가 설치되어 있다.

한편, 이와 같은 컴퓨터 시스템에 있어서, n 비트의 CPU에서 n 비트의 메모리를 구성하고자 할 때 현재의 메모리 소켓의 크기를 고려할 경우 PCB 상에서 많은 장소를 점유하게 된다. 그리고, 종래의 다른 단위의 메모리 소자의 사용을 불가능하게 한다. 예를 들면, 64비트 또는 128비트의 CPU가 채용될 경우 현재의 32비트 SIMM(Single In-line Memory Module)은 사용이 불가능해진다.

본 발명은 상기와 같은 문제점을 감안하여 창출된 것으로서, 새로운 CPU의 채용 시 PCB 상에서 많은 장소를 차지하지 않고, 종래의 메모리 소자를 이용하여 새로운 CPU에 대응할 수 있는 컴퓨터에서의 메모리 인터페이싱 방법을 제공함에 그 목적이 있다.

도 1은 본 발명의 방법이 채용되는 컴퓨터 시스템의 일부 구성을 개략적으로 나타내 보인 블록도.

도 2는 일반적인 마이크로프로세서에서의 데이터 액세스를 설명하는 타임 챠트.

도 3은 본 발명의 방법이 채용된 마이크로프로세서에서의 데이터 액세스를 설명하는 타임 챠트.

도면의 주요 부분에 대한 부호의 설명

11...마이크로프로세서12...메모리

13a∼13d...제1∼제4 스웹 버퍼

상기의 목적을 달성하기 위하여 본 발명에 따른 컴퓨터에서의 메모리 인터페이싱 방법은, n 비트의 CPU에서 n 비트 메모리를 구성함에 있어서, 시스템의 데이터 버스 폭을 n/2 비트로 구성하는 단계; 메모리로부터 스웹 버퍼(swap buffer)로 데이터를 n/2 비트씩 순차적으로 전송하는 단계; 및 CPU가 상기 스웹 버퍼의 데이터를 액세스(access)하는 단계를 포함하는 점에 그 특징이 있다.

더 나아가, 상기 스웹 버터에서 전송된 데이터를 래치 레지스터(latch register)에 저장하는 단계를 더 포함하는 점에 특징이 있다.

이하 첨부된 도면을 참조하면서 본 발명의 실시예를 상세히 설명한다.

도 1은 본 발명의 방법이 채용되는 컴퓨터 시스템의 일부 구성을 개략적으로 나타내 보인 블록도이다.

본 발명의 방법을 구현하기 위하여 도 1에 도시된 바와 같이 데이터 처리 및 시스템 제어를 위한 마이크로프로세서(11)와, 명령이나 데이터를 저장하기 위한 메모리(12)와, 상기 마이크로프로세서(11)와 메모리(12) 사이의 데이터 전송에 있어서, 데이터를 임시로 저장하기 위한 스웹 버퍼(13a∼13d)가 하나의 시스템을 구성한다.

이상과 같은 시스템에서, n 비트의 CPU에서 n 비트 메모리를 구성하고자 할 경우, 우선 마이크로프로세서(11)는 시스템의 데이터 버스 폭을 n/2 비트로 구성하게 된다. 그런 후, 메모리(12)로부터 먼저 제1,제2 스웹 버퍼(13a)(13b)로 n/2 비트의 데이터를 전송하고, 계속하여 제3,제4 스웹 버퍼(13c)(13d)로 n/2 비트의 데이터를 전송한다.

그러면, 제1∼제4 스웹 버퍼(13a∼13d)는 메모리(12)로부터 전송된 데이터를 래치 레지스터(미도시)에 일단 저장하여 데이터를 모두 래치시킨 후, 데이터를 다시 마이크로프로세서(11)로 전송한다. 그리고, 마이크로프로세서(11)는 상기 제1∼제4 스웹 버퍼(13a∼13d)의 데이터를 액세스한다.

이상과 같은 일련의 과정에 있어서, 데이터 전송과 관련하여 설명을 부가해보면, 일반적인 마이크로프로세서에서는 도 2에 도시된 바와 같이 CPU에 의해 n 비트의 데이터가 액세스된다. 이에 반해, 본 발명의 방법에 의하면 도 3에 도시된 바와 같이 우선 n/2 비트의 데이터가 액세스되며, 따라서 나머지 n/2 비트의 데이터를 액세스하는데 소요되는 시간만큼 액세스 시간이 더 걸리게 된다.

이상의 설명에서와 같이 본 발명에 따른 컴퓨터에서의 메모리 인터페이싱 방법은 n/2 비트의 메모리 인터페이싱이 가능하므로, 예컨대 64비트 CPU를 채용하는 시스템에서 종래의 32비트 메모리를 사용할 수 있다. 따라서, 저렴한 비용으로 시스템의 성능을 향상시킬 수 있고, 많은 메모리가 요구되지 않는 시스템에서 효율적으로 시스템을 설계할 수 있는 장점이 있다.

Claims

n 비트의 CPU에서 n 비트 메모리를 구성함에 있어서,

시스템의 데이터 버스 폭을 n/2 비트로 구성하는 단계;

메모리로부터 스웹 버퍼로 데이터를 n/2 비트씩 순차적으로 전송하는 단계; 및

CPU가 상기 스웹 버퍼의 데이터를 액세스하는 단계를 포함하는 것을 특징으로 하는 컴퓨터에서의 메모리 인터페이싱 방법.
제1항에 있어서, 상기 스웹 버퍼가 전송된 데이터를 래치 레지스터에 저장하는 단계를 더 포함하는 것을 특징으로 하는 컴퓨터에서의 메모리 인터페이싱 방법.
제1항에 있어서, 상기 스웹 버퍼는 제1, 제2, 제3 및 제4 스웹 버퍼로 구성되는 것을 특징으로 하는 컴퓨터에서의 메모리 인터페이싱 방법.