JP2004348580A - シリアルインターフェース回路及び半導体集積回路 - Google Patents
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Abstract
【課題】周辺デバイスのデータ伝送方式の変更に柔軟に対応可能なシリアルインターフェース回路及び半導体集積回路を提供する。
【解決手段】互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部１１，１２，１３，１４を備えたシリアルインターフェース回路１０をＡＳＩＣ（半導体集積回路）１に搭載し、外部からの入力データにより、シリアルインターフェース回路１０内のレジスタ１５の設定を変更することで、レジスタ１５から出力される設定信号Ｓの値を切り換え、複数のインターフェース部１１，１２，１３，１４のうち１つのみを有効とすることにより、データ伝送方式を切り換える。
【選択図】 図２
【解決手段】互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部１１，１２，１３，１４を備えたシリアルインターフェース回路１０をＡＳＩＣ（半導体集積回路）１に搭載し、外部からの入力データにより、シリアルインターフェース回路１０内のレジスタ１５の設定を変更することで、レジスタ１５から出力される設定信号Ｓの値を切り換え、複数のインターフェース部１１，１２，１３，１４のうち１つのみを有効とすることにより、データ伝送方式を切り換える。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、信号線を介して外部とデータの授受を行うシリアルインターフェース回路及び半導体集積回路に関する。
【０００２】
【従来の技術】
複写機、プリンタ、ＦＡＸ等の画像形成装置や各種電子機器の中にはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向けＩＣ）を備えたものがある。ＡＳＩＣ等のデバイスはインターフェース回路を有し、このインターフェース回路を介して機器内に設けられるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）や他の周辺デバイスとの間でデータの授受を行う。
【０００３】
データ伝送方式の１つとして、１本のデータ信号線を使用してデータを１ビット毎に順次伝送するシリアル伝送方式がある。シリアル伝送方式の中でもデータを伝送する際のビット長や順序等の違いによって、さらに幾つかの方式に分類される。データ伝送方式が異なると互いにデータの授受を行うことができなくなるので、ＡＳＩＣに設けられるインターフェース回路の伝送方式は、ＣＰＵや周辺デバイスのデータ伝送方式に合わせたものが採用される。
【０００４】
このようなインターフェース回路として、音声データのような時分割多重型シリアルデータにも対応できるように、１つの入出力回路とセレクタ回路と複数の送受信ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）を備え、取り扱うシリアルデータに応じてセレクタ回路を切り換えることにより、１つのシリアル入出力回路に割り当てる送受信ＦＩＦＯの数とその構成を変更できるようにしたシリアルインターフェース回路が知られている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００２−９１９０４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、機器のバージョンアップ等によりＣＰＵや他の周辺デバイスが採用するデータ伝送方式が変更されると、上記従来のシリアルインターフェース回路（特許文献１）もこれに合わせたデータ伝送方式に変更しなければならなかった。ＡＳＩＣ自体の機能変更を要さない場合であっても、データ伝送方式の変更に伴って、ＡＳＩＣ内に搭載するシリアルインターフェース回路を変更する必要が生じ、ＡＳＩＣを再開発しなければならなかった。また、ＡＳＩＣの再開発に伴い、ＡＳＩＣを搭載する基板についても再設計が必要であった。データ伝送方式の変更のためだけにＡＳＩＣやＡＳＩＣ搭載基板等の各種ハードウェアの設計変更をしなければならないため、余計な開発費や作業工数を費やしていた。
【０００７】
さらに、上記従来のシリアルインターフェース回路は、取り扱うシリアルデータが時分割多重型シリアルデータであるか否かに応じて、セレクタ回路によりＦＩＦＯ接続経路を切り換えているが、シリアルデータを伝送するビット長や伝送するデータの順序を異なる方式に切り換えることはできない。このため、機器内に異なるシリアルインターフェース方式のデバイスが複数搭載されている場合、その種類毎にインターフェース回路と信号線を設ける必要があり、１本のデータ信号線でデータを伝送できるというシリアルデータ伝送方式の利点を生かすことができなかった。複数の信号線を設けることによる基板面積の増大を防ぐために、１本の信号線を共用すると、複数の異なる伝送方式で送られるシリアルデータが信号線上を頻繁に行き交うことになり、ＣＰＵ等のデータ転送元でのデータ送受信管理が複雑化し、データ伝送のパフォーマンス低下が懸念される。
【０００８】
本発明の課題は、周辺デバイスのデータ伝送方式の変更に柔軟に対応可能なシリアルインターフェース回路及び半導体集積回路を提供することである。
【０００９】
【課題を解決するための手段】
上記の課題を解決するための請求項１に記載の発明は、信号線を介して外部とデータの授受を行うシリアルインターフェース回路において、互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部と、外部からの入力データの値により前記複数のインターフェース部のうち１つのインターフェース部のみ有効となるような設定信号を出力するレジスタと、前記レジスタから出力される設定信号に応じて、インターフェース部と前記信号線との接続を切り換える接続切換部と、を備えたことを特徴とするシリアルインターフェース回路である。
【００１０】
請求項１に記載の発明によれば、周辺デバイスのシリアルデータ伝送方式に応じて、シリアルインターフェース回路内部のレジスタへの入力データの値を変更し、有効となるインターフェース部を切り換えることにより、複数のシリアルデータ伝送方式に対応することができる。したがって、周辺デバイスの変更により、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、ハードウェアの設計変更の必要がなく、ソフトウェアによる設定変更のみでデータ伝送方式を切り換えることができる。
【００１１】
また、シリアルインターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力されることにより、複数のインターフェース部が個々にシリアルインターフェース回路の入出力端子へ接続される必要がなく、信号線を共通して使用することができるため、シリアルインターフェース回路のチップ面積増大やシリアルインターフェース回路搭載基板の配線による基板面積増大を抑制することができる。
【００１２】
請求項２に記載の発明は、請求項１に記載のシリアルインターフェース回路において、予め基準となるデータ伝送方式が定められていることを特徴とするシリアルインターフェース回路である。
【００１３】
請求項２に記載の発明によれば、予め基準となるデータ伝送方式が定められているので、電源投入直後等の初期状態では自動的に基準となるシリアルデータ伝送方式でデータ伝送を行うインターフェース部のみが有効になる。初期状態において、データ伝送方式を変更する場合は、有効とするインターフェース部を変更するための入力データを基準シリアルデータ伝送方式で外部からシリアルインターフェース回路内部のレジスタに入力してレジスタ設定を変更し、レジスタ設定変更に基づきレジスタから出力される設定信号の値が変更されることで、有効とするインターフェース部を切り換えることができる。
【００１４】
請求項３に記載の発明は、請求項１又は２に記載のシリアルインターフェース回路において、前記インターフェース部は、制御信号入力値とシリアル入力データの制御データを比較し、双方の値の一致について判定する判定部を備えたことを特徴とするシリアルインターフェース回路である。
【００１５】
請求項３に記載の発明によれば、制御信号入力値とシリアル入力データの制御データを比較し、双方の値の一致について判定する判定部を備えることにより、設定信号の設定ミスによる誤動作を抑制することができる。また、個々のインターフェース部が１つの機能ブロックとして独立するため、設計資産として蓄積し、他のシリアルインターフェース回路の開発の際に有効に活用することができる。
【００１６】
請求項４に記載の発明は、請求項１〜３のいずれか一項に記載のシリアルインターフェース回路を備えたことを特徴とする半導体集積回路である。
【００１７】
請求項４に記載の発明によれば、周辺デバイスのシリアルデータ伝送方式に応じて、シリアルインターフェース回路内部のレジスタへの入力データの値を変更し、有効となるインターフェース部を切り換えることにより、複数のシリアルデータ伝送方式に対応することができる。したがって、周辺デバイスの変更により、データ伝送方式が変更された場合でも、半導体集積回路や半導体集積回路搭載基板等のハードウェアの設計変更の必要がなく、ソフトウェアによる設定変更のみでデータ伝送方式を切り換えることができ、開発費や作業工数を低減させることができる。
【００１８】
また、シリアルインターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力されることにより、複数のインターフェース部が個々にシリアルインターフェース回路の入出力端子へ接続される必要がなく、信号線を共通して使用することができるため、半導体集積回路のチップ面積増大や半導体集積回路搭載基板の配線による基板面積増大を抑制することができる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
まず、構成を説明する。図１に本実施の形態における半導体集積回路としてのＡＳＩＣ１を示す。ＡＳＩＣ１はデバイス２，３，４と同一基板上に搭載される場合だけではなく、別基板に搭載されケーブルを介して接続されている場合もある。なお、本実施の形態においては、便宜上、ＡＳＩＣ１、デバイス２，３，４は同一基板上に搭載されているものとして説明する。
【００２０】
ＡＳＩＣ１や他のデバイス２，３，４は、電子機器に設けられるＣＰＵやメモリ等との間でデータを授受するためのシリアルインターフェース回路１０，２０，３０，４０をそれぞれ有している。ＡＳＩＣ１とデバイス２，３，４は信号線で互いに接続されており、ＣＰＵ等によりその動作が制御される。
【００２１】
ＡＳＩＣ１及び周辺デバイス２，３，４が共用する信号線としてシリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３、チップセレクト信号ラインＬ４，Ｌ５，Ｌ６がある。
【００２２】
シリアルデータ伝送用クロック信号ラインＬ１を介して、ＡＳＩＣ１等にシリアルデータ伝送用クロック信号ＳＣＬＫが入力される。データロードラインＬ２を介してデータロード信号ＬＯＡＤが入力される。また、入力データラインＬ３を介して、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、入力データ（書込データ又は読出データ）等を含むシリアル入力データＤＡＴＡＩＮがシリアルデータとしてＡＳＩＣ１等のデバイスに入力される。また、チップセレクト信号ラインＬ４，Ｌ５，Ｌ６を介して、それぞれチップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２が入力される。
【００２３】
その他、デバイス毎に設けられる信号線として、ＡＳＩＣ１を有効にするためのイネーブル信号Ａｅｎを与えるイネーブルＡラインＬ７、デバイス２を有効にするためのイネーブル信号Ｂｅｎを与えるイネーブルＢラインＬ８、デバイス３を有効にするためのイネーブル信号Ｃｅｎを与えるイネーブルＣラインＬ９、デバイス４を有効にするためのイネーブル信号Ｄｅｎを与えるイネーブルＤラインＬ１０、がある。また、ＡＳＩＣ１、デバイス２，３，４からの出力データＤＡＴＡＯＵＴ１，ＤＡＴＡＯＵＴ２，ＤＡＴＡＯＵＴ３，ＤＡＴＡＯＵＴ４がそれぞれ出力される出力データラインＬ１１，Ｌ１２，Ｌ１３，Ｌ１４が設けられている。
【００２４】
ＡＳＩＣ１に備えられるシリアルインターフェース回路１０は、本発明に特有のものであり、図２に示すように、互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する４つのシリアルインターフェース部１１，１２，１３，１４と、レジスタ１５と、第一セレクタ１６及び第二セレクタ１７とを備えている。入力データＤＡＴＡＩＮによってレジスタ１５にあるシリアルデータ伝送方式設定レジスタ（図示略）の値が設定されることで、レジスタ１５から出力される設定信号Ｓにより第一セレクタ１６及び第二セレクタ１７や各シリアルインターフェース部１１，１２，１３，１４が制御され、４つのシリアルインターフェース部１１，１２，１３，１４のうち１つのみが有効となるように切り換えられる。
【００２５】
シリアルインターフェース回路１０の内部でシリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３は分岐し、各シリアルインターフェース部１１，１２，１３，１４と接続されている。出力データラインＬ１１は第二セレクタ１７と接続されている。
【００２６】
シリアル入力データＤＡＴＡＩＮのビット構成は、シリアルデータ伝送方式により異なるため、各シリアルインターフェース部１１，１２，１３，１４は、入力データラインＬ３から入力されるシリアル入力データＤＡＴＡＩＮの内容を解読し、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータに分類する。そして、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データを、入力データバスＬ１５、入力アドレスバスＬ１６、Ｒｅａｄ／Ｗｒｉｔｅ制御データラインＬ１７を介して第１セレクタ１６にそれぞれ出力する。
【００２７】
第一セレクタ１６に出力された入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データはレジスタ１５に反映され、レジスタ１５は指定されたアドレスの設定値を変更したり、内部回路や第二セレクタ１７へデータを出力したりする。なお、ＡＳＩＣ１の内部回路は、ユーザの用途によって異なるが、例えば、メモリ等を挙げることができる。
【００２８】
内部回路からレジスタ１５に出力されたデータは出力データバスＬ１８を介して設定信号Ｓにより有効となったいずれか１つのシリアルインターフェース部へ出力される。有効にされたシリアルインターフェース部は、所定のシリアル伝送方式にデータを変換し、第二セレクタ１７を介して出力データＤＡＴＡＯＵＴ１を出力データラインＬ１１に出力する。
【００２９】
次に、各シリアルインターフェース部１１，１２，１３，１４が有するシリアルデータ伝送方式について説明する。
【００３０】
図３に示すように、第一シリアルインターフェース部１１には、１７ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、アドレスビットＡ〔５〕，Ａ〔４〕、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、チップセレクトビットＣＳ〔１〕，ＣＳ〔０〕、アドレスビットＡ〔３〕〜Ａ〔０〕、データビットＤ〔７〕〜Ｄ〔０〕の順序で構成されている。第一シリアルインターフェース部１１において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして８ビットの出力データがＯＤ〔７〕から順にＯＤ〔０〕まで出力される。以下、第一シリアルインターフェース部１１のシリアルデータ伝送方式をＡ方式とし、ＡＳＩＣ１の基準シリアルデータ伝送方式と定める。なお、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットは、”０”のときＲｅａｄを示し、”１”のときＷｒｉｔｅを示す。
【００３１】
図４に示すように、第二シリアルインターフェース部１２には、１３ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、アドレスビットＡ〔３〕〜Ａ〔０〕、データビットＤ〔７〕〜Ｄ〔０〕の順序で構成されている。第二シリアルインターフェース部１２において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして８ビットの出力データがＯＤ〔７〕から順にＯＤ〔０〕まで出力される。以下、第二シリアルインターフェース部１２のシリアルデータ伝送方式をＢ方式とする。
【００３２】
図５に示すように、第三シリアルインターフェース部１３には、１５ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、チップセレクトビットＣＳ〔０〕、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、アドレスビットＡ〔０〕〜Ａ〔３〕、データビットＤ〔０〕〜Ｄ〔８〕の順序で構成されている。第三シリアルインターフェース部１３において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして９ビットの出力データがＯＤ〔０〕から順にＯＤ〔８〕まで出力される。以下、第三シリアルインターフェース部１３のシリアルデータ伝送方式をＣ方式とする。
【００３３】
図６に示すように、第四シリアルインターフェース部１４には、１７ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、チップセレクトビットＣＳ〔０〕〜ＣＳ〔２〕、アドレスビットＡ〔０〕〜Ａ〔２〕、データビットＤ〔０〕〜Ｄ〔９〕の順序で構成されている。第四シリアルインターフェース部１４において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして１０ビットの出力データがＯＤ〔０〕から順にＯＤ〔９〕まで出力される。以下、第四シリアルインターフェース部１４のシリアルデータ伝送方式をＤ方式とする。
【００３４】
電源投入直後等の初期状態において、ＡＳＩＣ１は自動的に基準シリアルデータ伝送方式のＡ方式でデータ伝送を行う第一シリアルインターフェース部１１が有効になる。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの初期値について第一シリアルインターフェース部１１が有効となるようレジスタ回路を設計しているため、電源投入直後等の初期状態では入力データＤＡＴＡＩＮを入力してシリアルインターフェース回路１０の設定をする必要はない。
【００３５】
図２に示すように、設定信号Ｓは、設定信号バスＬ１９を介して、レジスタ１５から各シリアルインターフェース部１１，１２，１３，１４、第一セレクタ１６及び第二セレクタ１７へ入力される。
【００３６】
設定信号Ｓは、第二セレクタ１７のセレクト信号だけでなく、各シリアルインターフェース部１１，１２，１３，１４のイネーブル信号を兼ねている。よって、設定信号Ｓはシリアルインターフェース部の種類と同数のバス幅を持つ信号となる。本実施の形態においては、種類の異なるシリアルインターフェース部が４つ存在するため設定信号Ｓのバス幅は４ｂｉｔとなっている。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値により４ｂｉｔ幅の設定信号Ｓのうち１ｂｉｔのみアクティブとなるため、シリアルインターフェース部１１，１２，１３，１４のいずれか１つのみが有効となる。なお、設定信号ＳはＬｏｗアクティブでもＨｉｇｈアクティブでもよい。
【００３７】
４つのシリアルインターフェース部１１，１２，１３，１４は、シリアルデータ伝送用クロック信号ＳＣＬＫ、データロード信号ＬＯＡＤ、入力データＤＡＴＡＩＮ、といったシリアルインターフェースの基本信号の構成は共通しているが、それぞれ制御信号（チップセレクト信号）の本数が異なる。第一シリアルインターフェース部１１には、チップセレクト信号ＣＳ０，ＣＳ１が入力される。第二シリアルインターフェース部１２には、チップセレクト信号は入力されない。第三シリアルインターフェース部１３には、チップセレクト信号ＣＳ０が入力される。第四シリアルインターフェース部１４には、チップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２が入力される。
【００３８】
第一シリアルインターフェース部１１、第三シリアルインターフェース部１３、第四シリアルインターフェース部１４は、それぞれチップセレクト（ＣＳ）判定部１１ａ，１３ａ，１４ａを搭載している。チップセレクト判定部１１ａ，１３ａ，１４ａは、チップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２の入力値と、シリアル入力データＤＡＴＡＩＮ中のチップセレクトデータを比較して、値が一致するか否かを判定する。
【００３９】
チップセレクト信号の入力値と、チップセレクトデータ値の一致を判定するには、シリアル入力データ分類後のチップセレクトデータが必要となるため、シリアルインターフェース部１１，１３，１４内部にチップセレクト判定部１１ａ，１３ａ，１４ａを搭載することで、チップセレクト判定部の構成回路及び仕様を簡素化することが可能となる。
【００４０】
前記構成に対し、チップセレクト判定部をシリアルインターフェース部内部ではなく、シリアルインターフェース部の外部に搭載した場合、チップセレクト判定部内にも第一〜第四シリアルインターフェース部を搭載して、シリアル入力データの解読をする必要があり、ある１種類のシリアルデータ伝送方式に対し、シリアルインターフェース部が２つ存在することになるため、回路が複雑になり、回路規模が大きくなってしまう。
【００４１】
設定信号Ｓ〔０〕（ｂｉｔ０）がアクティブであって、かつ、チップセレクト判定部１１ａによりチップセレクト信号ＣＳ０，ＣＳ１の入力値と、チップセレクトデータ値（チップセレクトビットＣＳ〔０〕，ＣＳ〔１〕の値）が一致すると判定された場合には、第一シリアルインターフェース部１１が有効となる。同様に、設定信号Ｓ〔２〕（ｂｉｔ２）がアクティブであって、かつ、チップセレクト判定部１３ａによりチップセレクト信号ＣＳ０の入力値と、チップセレクトデータ値（チップセレクトビットＣＳ〔０〕の値）が一致すると判定された場合には、第三シリアルインターフェース部１３が有効となり、設定信号Ｓ〔３〕（ｂｉｔ３）がアクティブであって、かつ、チップセレクト判定部１４ａによりチップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２の入力値と、チップセレクトデータ値（チップセレクトビットＣＳ〔０〕，ＣＳ〔１〕，ＣＳ〔２〕の値）が一致すると判定された場合には、第四シリアルインターフェース部１４が有効となる。
【００４２】
設定信号Ｓにより、ある１つのシリアルインターフェース部が選択されていても、チップセレクト判定部によりチップセレクト信号の入力値と、シリアル入力データのチップセレクトデータ値とが一致していると判定されなければ、選択されたシリアルインターフェース部は有効とならない。
【００４３】
第二シリアルインターフェース部１２はチップセレクトを有していないため、設定信号Ｓによる制御のみで、設定信号Ｓ〔１〕（ｂｉｔ１）がアクティブの場合に有効となる。
【００４４】
このように、有効にすべきシリアルインターフェース部のみが活性化されるので、選択されていないシリアルインターフェース部の誤動作を防止し、さらに、必要最小限の回路のみを活性化するため、消費電力を抑制することができる。
【００４５】
なお、チップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２について、例えば、Ａ方式では、ＣＳ０＝０、ＣＳ１＝１でアクティブ、Ｃ方式では、ＣＳ０＝１でアクティブ、Ｄ方式では、ＣＳ０＝０、ＣＳ１＝０、ＣＳ２＝１でアクティブ、というように、シリアルデータ伝送方式によりチップセレクト信号のアクティブ条件が重複しないよう設定する。
【００４６】
シリアルデータ伝送方式を切り換える度にイネーブル信号の値を変更して、ＡＳＩＣ１やデバイス２，３，４を制御するため、イネーブル信号Ａｅｎ，Ｂｅｎ，Ｃｅｎ，Ｄｅｎの設定ミスがあった場合、誤動作する可能性があるが、チップセレクト信号のアクティブ条件を上記のように設定することで、チップセレクト制御により、ある１つのシリアルデータ伝送方式のみをアクティブにすることができる。
【００４７】
また、チップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２を固定値にすることで、シリアル入力データのチップセレクトデータ値の変更のみでチップセレクト制御が可能となり、シリアルデータ伝送方式の切り換え時に設定変更しなければならない信号数を削減することができるため、入力信号の設定ミスを抑制することができる。
【００４８】
第一セレクタ１６は、４つのシリアルインターフェース部１１，１２，１３，１４のうち、設定信号Ｓと、チップセレクト判定部１１ａ，１３ａ，１４ａの判定により有効となったシリアルインターフェース部から出力された入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データをレジスタ１５へ入力し、レジスタ１５のデータ書き込み・読み出しを行う。内部回路へのデータ入出力はレジスタ１５を介して行う。
【００４９】
第二セレクタ１７は、４つのシリアルインターフェース部１１，１２，１３，１４のうち、設定信号Ｓと、チップセレクト判定部１１ａ，１３ａ，１４ａの判定により有効となったシリアルインターフェース部から出力された出力データＤＡＴＡＯＵＴを出力データラインＬ１１を介してデバイス２，３，４またはＣＰＵ等の他のデバイスに出力する。
【００５０】
図１に示すように、デバイス２のシリアルインターフェース回路２０のデータ伝送方式は、Ｂ方式となっている。電源投入直後等の初期状態においてＡＳＩＣ１は自動的に基準シリアルデータ伝送方式のＡ方式でデータ伝送を行う第一シリアルインターフェース部１１が有効となるため、デバイス２とシリアルデータ伝送方式を一致させるには、シリアルインターフェース回路１０にあるシリアルインターフェース部１１，１２，１３，１４のうちデータ伝送方式がＢ方式の第二シリアルインターフェース部１２が有効となるように切り換えなければならない。
【００５１】
同様に、デバイス３のシリアルインターフェース回路３０のデータ伝送方式は、Ｃ方式となっているため、ＡＳＩＣ１は、デバイス３とシリアルデータ伝送方式を一致させるには、シリアルインターフェース回路１０にあるシリアルインターフェース部１１，１２，１３，１４のうちデータ伝送方式がＣ方式の第三シリアルインターフェース部１３が有効となるように切り換えなければならない。
【００５２】
また、デバイス４のシリアルインターフェース回路４０のデータ伝送方式は、Ｄ方式となっているため、ＡＳＩＣ１は、デバイス４とシリアルデータ伝送方式を一致させるには、シリアルインターフェース回路１０にあるシリアルインターフェース部１１，１２，１３，１４のうちデータ伝送方式がＤ方式の第四シリアルインターフェース部１４が有効となるように切り換えなければならない。
【００５３】
以下に、ＡＳＩＣ１、デバイス２，３，４が基板にて図１の通り接続している場合において、ＡＳＩＣ１のシリアルインターフェース回路１０についてデータ伝送方式を基準シリアルデータ伝送方式のＡ方式からデバイス４と共通のＤ方式に切り換える動作について説明する。
【００５４】
まず、イネーブルＡラインＬ７を介してＬｏｗレベル（＝ＯＮ）のイネーブル信号ＡｅｎがＡＳＩＣ１に入力され、デバイス２，３，４にそれぞれイネーブルＢラインＬ８、イネーブルＣラインＬ９、イネーブルＤラインＬ１０を介して、Ｈｉｇｈレベル（＝ＯＦＦ）のイネーブル信号Ｂｅｎ，Ｃｅｎ，Ｄｅｎが入力される。これにより、ＡＳＩＣ１は有効になり、デバイス２，３，４は無効になる。なお、デバイス２，３，４を無効にすることで、デバイス２，３，４の誤動作を防止することができる。
【００５５】
次に、ＡＳＩＣ１のシリアルインターフェース回路１０についてシリアルデータ伝送方式の切り換えを行う。入力データラインＬ３より基準シリアルデータ伝送方式のＡ方式でシリアルインターフェース回路１０内のレジスタ１５にあるシリアルデータ伝送方式設定レジスタの値をＤ方式に設定するデータが入力される。レジスタ１５から出力される設定信号Ｓは、初期状態ではｂｉｔ０のみアクティブであったが、シリアルデータ伝送方式レジスタ値変更を受け、ｂｉｔ３のみアクティブとなる。また、チップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２がＣＳ０＝０、ＣＳ１＝０、ＣＳ２＝１と設定されることにより、シリアルインターフェース部１１，１２，１３，１４のうちＤ方式の第四シリアルインターフェース部１４のみが有効となる。
【００５６】
設定信号Ｓは、レジスタ１５から同時に、第一セレクタ１６及び第二セレクタ１７へ入力される。第一セレクタ１６は、設定信号Ｓをセレクト信号とし、シリアルインターフェース部１１，１２，１３，１４から第一セレクタ１６へ入力される入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データを選択し、レジスタ１５へ出力する。シリアルデータ伝送方式がＡ方式のとき、設定信号Ｓはｂｉｔ０のみアクティブであり、第一セレクタ１６は、第一シリアルインターフェース部１１から入力される入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データを選択し、レジスタ１５へ出力する。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値がＤ方式に設定されると、設定信号Ｓはアクティブとなるビットがｂｉｔ０ではなくｂｉｔ３に切り換わり、第一セレクタ１６が選択する信号も第四シリアルインターフェース部１４から入力される入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データとなる。
【００５７】
第二セレクタ１７は、第一セレクタ１６と同様に設定信号Ｓをセレクト信号とし、シリアルインターフェース部１１，１２，１３，１４から出力される出力データＤＡＴＡＯＵＴのうち１種類を選択して、出力データラインＬ１１より出力する。シリアルデータ伝送方式がＡ方式のとき、設定信号Ｓはｂｉｔ０のみアクティブであり、第二セレクタ１７は、第一シリアルインターフェース部１１から出力されるＤＡＴＡＯＵＴを選択し、出力データラインＬ１１より出力する。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値がＤ方式に設定されると、設定信号Ｓはアクティブとなるビットがｂｉｔ０ではなくｂｉｔ３に切り換わり、第二セレクタ１７が選択する信号も第四シリアルインターフェース部１４から出力される出力データＤＡＴＡＯＵＴとなる。
【００５８】
ＡＳＩＣ１のシリアルインターフェース回路１０についてシリアルデータ伝送方式がＡ方式からＤ方式に切り換わったことを受け、デバイス４にＬｏｗレベル（＝ＯＮ）のイネーブル信号Ｄｅｎが入力され、デバイス４はＡＳＩＣ１と同様に有効となる。以降、ＡＳＩＣ１、デバイス４はシリアルデータ伝送方式Ｄ方式でデータ伝送が可能になる。
【００５９】
以上、ＡＳＩＣ１のシリアルインターフェース回路１０のデータ伝送方式をＡ方式からＤ方式に切り換える場合について説明したが、Ｂ方式に切り換えてもよいし、Ｃ方式に切り換えてもよい。また、使用形態に合わせて、例えばＡ方式とＢ方式とを切り換えながら使用してもよい。
【００６０】
シリアルインターフェース回路１０によれば、Ａ方式〜Ｄ方式の互いに異なる制御信号数で、かつ、互いに異なるデータ伝送方式を有する４つのシリアルインターフェース部１１，１２，１３，１４を備えているので、外部から設定信号Ｓを入力し、かつ、チップセレクト信号の入力値と、シリアル入力データ中のチップセレクトデータとの一致を判定することにより、周辺デバイス２，３，４が採用するデータ伝送方式に適合したデータ伝送方式に容易に切り換えることができる。したがって、周辺デバイスの変更により、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、ハードウェアの設計変更の必要がなく、ソフトウェアにてシリアルデータ伝送方式設定レジスタの値を変更するのみで周辺デバイス２，３，４のデータ伝送方式に対応することができる。
【００６１】
また、シリアルインターフェース回路１０内部のレジスタ１５にて生成される設定信号Ｓがシリアルインターフェース部１１，１２，１３，１４や第一セレクタ１６及び第二セレクタ１７へ出力されることにより、複数のインターフェース部１１，１２，１３，１４が個々にシリアルインターフェース回路１０の入出力端子へ接続される必要がなく、信号線（シリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３、出力データラインＬ１１）を共通して使用することができるため、シリアルインターフェース回路１０のチップ面積増大やシリアルインターフェース回路１０搭載基板の配線による基板面積増大を抑制することができる。したがって、ＡＳＩＣ１のチップ面積増大やＡＳＩＣ１搭載基板の配線による基板面積増大を防ぐことができる。
【００６２】
また、シリアルインターフェース回路１０は、設定を切り換えることにより他の周辺デバイスに合わせたデータ伝送方式でシリアルデータを伝送することができるので、ＡＳＩＣ１を汎用的なデバイスとして幅広く有効活用することができ、ＡＳＩＣの開発費や作業工数を低減させることができる。
【００６３】
さらに、各シリアルインターフェース部１１，１２，１３，１４は所定のデータ伝送方式でデータをシリアル伝送するインターフェース回路として独立に使用できるものであるので、各シリアルインターフェース部１１，１２，１３，１４、及びその組み合わせによるシリアルインターフェース回路１０を設計資産（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）として蓄積しておくことにより、別アイテムのＡＳＩＣ開発の際に有効活用することができる。
【００６４】
なお、上記実施の形態においては、シリアルインターフェース回路１０は４種類のデータ伝送方式に対応する４つのシリアルインターフェース部１１，１２，１３，１４を備え、３本のチップセレクト入力信号ＣＳ０，ＣＳ１，ＣＳ２により選択されるデータ伝送方式を識別することとしたが、対応するデータ伝送方式及び搭載されるシリアルインターフェース部の種類とその搭載数、データ伝送方式に対応するチップセレクト入力信号の本数については、これに限定されるものではない。
【００６５】
【発明の効果】
請求項１に記載の発明によれば、周辺デバイスのシリアルデータ伝送方式に応じて、シリアルインターフェース回路内部のレジスタへの入力データの値を変更し、有効となるインターフェース部を切り換えることにより、複数のシリアルデータ伝送方式に対応することができる。したがって、周辺デバイスの変更により、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、ハードウェアの設計変更の必要がなく、ソフトウェアによる設定変更のみでデータ伝送方式を切り換えることができる。
【００６６】
また、シリアルインターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力されることにより、複数のインターフェース部が個々にシリアルインターフェース回路の入出力端子へ接続される必要がなく、信号線を共通して使用することができるため、シリアルインターフェース回路のチップ面積増大やシリアルインターフェース回路搭載基板の配線による基板面積増大を抑制することができる。
【００６７】
請求項２に記載の発明によれば、予め基準となるデータ伝送方式が定められているので、電源投入直後等の初期状態では自動的に基準となるシリアルデータ伝送方式でデータ伝送を行うインターフェース部のみが有効になる。初期状態において、データ伝送方式を変更する場合は、有効とするインターフェース部を変更するための入力データを基準シリアルデータ伝送方式で外部からシリアルインターフェース回路内部のレジスタに入力してレジスタ設定を変更し、レジスタ設定変更に基づきレジスタから出力される設定信号の値が変更されることで、有効とするインターフェース部を切り換えることができる。
【００６８】
請求項３に記載の発明によれば、制御信号入力値とシリアル入力データの制御データを比較し、双方の値の一致について判定する判定部を備えることにより、設定信号の設定ミスによる誤動作を抑制することができる。また、個々のインターフェース部が１つの機能ブロックとして独立するため、設計資産として蓄積し、他のシリアルインターフェース回路の開発の際に有効に活用することができる。
【００６９】
請求項４に記載の発明によれば、周辺デバイスのシリアルデータ伝送方式に応じて、シリアルインターフェース回路内部のレジスタへの入力データの値を変更し、有効となるインターフェース部を切り換えることにより、複数のシリアルデータ伝送方式に対応することができる。したがって、周辺デバイスの変更により、データ伝送方式が変更された場合でも、半導体集積回路や半導体集積回路搭載基板等のハードウェアの設計変更の必要がなく、ソフトウェアによる設定変更のみでデータ伝送方式を切り換えることができ、開発費や作業工数を低減させることができる。
【００７０】
また、シリアルインターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力されることにより、複数のインターフェース部が個々にシリアルインターフェース回路の入出力端子へ接続される必要がなく、信号線を共通して使用することができるため、半導体集積回路のチップ面積増大や半導体集積回路搭載基板の配線による基板面積増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一例の半導体集積回路を示した図である。
【図２】本発明の一例のシリアルインターフェース回路１０を示したブロック図である。
【図３】図２に示す第一シリアルインターフェース部１１のシリアルデータ伝送方式（Ａ方式）を示した図である。
【図４】図２に示す第二シリアルインターフェース部１２のシリアルデータ伝送方式（Ｂ方式）を示した図である。
【図５】図２に示す第三シリアルインターフェース部１３のシリアルデータ伝送方式（Ｃ方式）を示した図である。
【図６】図２に示す第四シリアルインターフェース部１４のシリアルデータ伝送方式（Ｄ方式）を示した図である。
【符号の説明】
１ ＡＳＩＣ（半導体集積回路）
２，３，４ デバイス
１０ シリアルインターフェース回路
１１ 第一シリアルインターフェース部
１１ａ ＣＳ（チップセレクト）判定部
１２ 第二シリアルインターフェース部
１３ 第三シリアルインターフェース部
１３ａ ＣＳ判定部
１４ 第四シリアルインターフェース部
１４ａ ＣＳ判定部
１５ レジスタ
１６ 第一セレクタ（接続切換部）
１７ 第二セレクタ（接続切換部）
Ｌ１ シリアルデータ伝送用クロック信号ライン（信号線）
Ｌ２ データロードライン（信号線）
Ｌ３ 入力データライン（信号線）
Ｌ４，Ｌ５，Ｌ６ チップセレクト信号ライン（信号線）
Ｌ１１ 出力データライン（信号線）
【発明の属する技術分野】
本発明は、信号線を介して外部とデータの授受を行うシリアルインターフェース回路及び半導体集積回路に関する。
【０００２】
【従来の技術】
複写機、プリンタ、ＦＡＸ等の画像形成装置や各種電子機器の中にはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途向けＩＣ）を備えたものがある。ＡＳＩＣ等のデバイスはインターフェース回路を有し、このインターフェース回路を介して機器内に設けられるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）や他の周辺デバイスとの間でデータの授受を行う。
【０００３】
データ伝送方式の１つとして、１本のデータ信号線を使用してデータを１ビット毎に順次伝送するシリアル伝送方式がある。シリアル伝送方式の中でもデータを伝送する際のビット長や順序等の違いによって、さらに幾つかの方式に分類される。データ伝送方式が異なると互いにデータの授受を行うことができなくなるので、ＡＳＩＣに設けられるインターフェース回路の伝送方式は、ＣＰＵや周辺デバイスのデータ伝送方式に合わせたものが採用される。
【０００４】
このようなインターフェース回路として、音声データのような時分割多重型シリアルデータにも対応できるように、１つの入出力回路とセレクタ回路と複数の送受信ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）を備え、取り扱うシリアルデータに応じてセレクタ回路を切り換えることにより、１つのシリアル入出力回路に割り当てる送受信ＦＩＦＯの数とその構成を変更できるようにしたシリアルインターフェース回路が知られている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００２−９１９０４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、機器のバージョンアップ等によりＣＰＵや他の周辺デバイスが採用するデータ伝送方式が変更されると、上記従来のシリアルインターフェース回路（特許文献１）もこれに合わせたデータ伝送方式に変更しなければならなかった。ＡＳＩＣ自体の機能変更を要さない場合であっても、データ伝送方式の変更に伴って、ＡＳＩＣ内に搭載するシリアルインターフェース回路を変更する必要が生じ、ＡＳＩＣを再開発しなければならなかった。また、ＡＳＩＣの再開発に伴い、ＡＳＩＣを搭載する基板についても再設計が必要であった。データ伝送方式の変更のためだけにＡＳＩＣやＡＳＩＣ搭載基板等の各種ハードウェアの設計変更をしなければならないため、余計な開発費や作業工数を費やしていた。
【０００７】
さらに、上記従来のシリアルインターフェース回路は、取り扱うシリアルデータが時分割多重型シリアルデータであるか否かに応じて、セレクタ回路によりＦＩＦＯ接続経路を切り換えているが、シリアルデータを伝送するビット長や伝送するデータの順序を異なる方式に切り換えることはできない。このため、機器内に異なるシリアルインターフェース方式のデバイスが複数搭載されている場合、その種類毎にインターフェース回路と信号線を設ける必要があり、１本のデータ信号線でデータを伝送できるというシリアルデータ伝送方式の利点を生かすことができなかった。複数の信号線を設けることによる基板面積の増大を防ぐために、１本の信号線を共用すると、複数の異なる伝送方式で送られるシリアルデータが信号線上を頻繁に行き交うことになり、ＣＰＵ等のデータ転送元でのデータ送受信管理が複雑化し、データ伝送のパフォーマンス低下が懸念される。
【０００８】
本発明の課題は、周辺デバイスのデータ伝送方式の変更に柔軟に対応可能なシリアルインターフェース回路及び半導体集積回路を提供することである。
【０００９】
【課題を解決するための手段】
上記の課題を解決するための請求項１に記載の発明は、信号線を介して外部とデータの授受を行うシリアルインターフェース回路において、互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部と、外部からの入力データの値により前記複数のインターフェース部のうち１つのインターフェース部のみ有効となるような設定信号を出力するレジスタと、前記レジスタから出力される設定信号に応じて、インターフェース部と前記信号線との接続を切り換える接続切換部と、を備えたことを特徴とするシリアルインターフェース回路である。
【００１０】
請求項１に記載の発明によれば、周辺デバイスのシリアルデータ伝送方式に応じて、シリアルインターフェース回路内部のレジスタへの入力データの値を変更し、有効となるインターフェース部を切り換えることにより、複数のシリアルデータ伝送方式に対応することができる。したがって、周辺デバイスの変更により、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、ハードウェアの設計変更の必要がなく、ソフトウェアによる設定変更のみでデータ伝送方式を切り換えることができる。
【００１１】
また、シリアルインターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力されることにより、複数のインターフェース部が個々にシリアルインターフェース回路の入出力端子へ接続される必要がなく、信号線を共通して使用することができるため、シリアルインターフェース回路のチップ面積増大やシリアルインターフェース回路搭載基板の配線による基板面積増大を抑制することができる。
【００１２】
請求項２に記載の発明は、請求項１に記載のシリアルインターフェース回路において、予め基準となるデータ伝送方式が定められていることを特徴とするシリアルインターフェース回路である。
【００１３】
請求項２に記載の発明によれば、予め基準となるデータ伝送方式が定められているので、電源投入直後等の初期状態では自動的に基準となるシリアルデータ伝送方式でデータ伝送を行うインターフェース部のみが有効になる。初期状態において、データ伝送方式を変更する場合は、有効とするインターフェース部を変更するための入力データを基準シリアルデータ伝送方式で外部からシリアルインターフェース回路内部のレジスタに入力してレジスタ設定を変更し、レジスタ設定変更に基づきレジスタから出力される設定信号の値が変更されることで、有効とするインターフェース部を切り換えることができる。
【００１４】
請求項３に記載の発明は、請求項１又は２に記載のシリアルインターフェース回路において、前記インターフェース部は、制御信号入力値とシリアル入力データの制御データを比較し、双方の値の一致について判定する判定部を備えたことを特徴とするシリアルインターフェース回路である。
【００１５】
請求項３に記載の発明によれば、制御信号入力値とシリアル入力データの制御データを比較し、双方の値の一致について判定する判定部を備えることにより、設定信号の設定ミスによる誤動作を抑制することができる。また、個々のインターフェース部が１つの機能ブロックとして独立するため、設計資産として蓄積し、他のシリアルインターフェース回路の開発の際に有効に活用することができる。
【００１６】
請求項４に記載の発明は、請求項１〜３のいずれか一項に記載のシリアルインターフェース回路を備えたことを特徴とする半導体集積回路である。
【００１７】
請求項４に記載の発明によれば、周辺デバイスのシリアルデータ伝送方式に応じて、シリアルインターフェース回路内部のレジスタへの入力データの値を変更し、有効となるインターフェース部を切り換えることにより、複数のシリアルデータ伝送方式に対応することができる。したがって、周辺デバイスの変更により、データ伝送方式が変更された場合でも、半導体集積回路や半導体集積回路搭載基板等のハードウェアの設計変更の必要がなく、ソフトウェアによる設定変更のみでデータ伝送方式を切り換えることができ、開発費や作業工数を低減させることができる。
【００１８】
また、シリアルインターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力されることにより、複数のインターフェース部が個々にシリアルインターフェース回路の入出力端子へ接続される必要がなく、信号線を共通して使用することができるため、半導体集積回路のチップ面積増大や半導体集積回路搭載基板の配線による基板面積増大を抑制することができる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
まず、構成を説明する。図１に本実施の形態における半導体集積回路としてのＡＳＩＣ１を示す。ＡＳＩＣ１はデバイス２，３，４と同一基板上に搭載される場合だけではなく、別基板に搭載されケーブルを介して接続されている場合もある。なお、本実施の形態においては、便宜上、ＡＳＩＣ１、デバイス２，３，４は同一基板上に搭載されているものとして説明する。
【００２０】
ＡＳＩＣ１や他のデバイス２，３，４は、電子機器に設けられるＣＰＵやメモリ等との間でデータを授受するためのシリアルインターフェース回路１０，２０，３０，４０をそれぞれ有している。ＡＳＩＣ１とデバイス２，３，４は信号線で互いに接続されており、ＣＰＵ等によりその動作が制御される。
【００２１】
ＡＳＩＣ１及び周辺デバイス２，３，４が共用する信号線としてシリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３、チップセレクト信号ラインＬ４，Ｌ５，Ｌ６がある。
【００２２】
シリアルデータ伝送用クロック信号ラインＬ１を介して、ＡＳＩＣ１等にシリアルデータ伝送用クロック信号ＳＣＬＫが入力される。データロードラインＬ２を介してデータロード信号ＬＯＡＤが入力される。また、入力データラインＬ３を介して、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、入力データ（書込データ又は読出データ）等を含むシリアル入力データＤＡＴＡＩＮがシリアルデータとしてＡＳＩＣ１等のデバイスに入力される。また、チップセレクト信号ラインＬ４，Ｌ５，Ｌ６を介して、それぞれチップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２が入力される。
【００２３】
その他、デバイス毎に設けられる信号線として、ＡＳＩＣ１を有効にするためのイネーブル信号Ａｅｎを与えるイネーブルＡラインＬ７、デバイス２を有効にするためのイネーブル信号Ｂｅｎを与えるイネーブルＢラインＬ８、デバイス３を有効にするためのイネーブル信号Ｃｅｎを与えるイネーブルＣラインＬ９、デバイス４を有効にするためのイネーブル信号Ｄｅｎを与えるイネーブルＤラインＬ１０、がある。また、ＡＳＩＣ１、デバイス２，３，４からの出力データＤＡＴＡＯＵＴ１，ＤＡＴＡＯＵＴ２，ＤＡＴＡＯＵＴ３，ＤＡＴＡＯＵＴ４がそれぞれ出力される出力データラインＬ１１，Ｌ１２，Ｌ１３，Ｌ１４が設けられている。
【００２４】
ＡＳＩＣ１に備えられるシリアルインターフェース回路１０は、本発明に特有のものであり、図２に示すように、互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する４つのシリアルインターフェース部１１，１２，１３，１４と、レジスタ１５と、第一セレクタ１６及び第二セレクタ１７とを備えている。入力データＤＡＴＡＩＮによってレジスタ１５にあるシリアルデータ伝送方式設定レジスタ（図示略）の値が設定されることで、レジスタ１５から出力される設定信号Ｓにより第一セレクタ１６及び第二セレクタ１７や各シリアルインターフェース部１１，１２，１３，１４が制御され、４つのシリアルインターフェース部１１，１２，１３，１４のうち１つのみが有効となるように切り換えられる。
【００２５】
シリアルインターフェース回路１０の内部でシリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３は分岐し、各シリアルインターフェース部１１，１２，１３，１４と接続されている。出力データラインＬ１１は第二セレクタ１７と接続されている。
【００２６】
シリアル入力データＤＡＴＡＩＮのビット構成は、シリアルデータ伝送方式により異なるため、各シリアルインターフェース部１１，１２，１３，１４は、入力データラインＬ３から入力されるシリアル入力データＤＡＴＡＩＮの内容を解読し、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータに分類する。そして、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データを、入力データバスＬ１５、入力アドレスバスＬ１６、Ｒｅａｄ／Ｗｒｉｔｅ制御データラインＬ１７を介して第１セレクタ１６にそれぞれ出力する。
【００２７】
第一セレクタ１６に出力された入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データはレジスタ１５に反映され、レジスタ１５は指定されたアドレスの設定値を変更したり、内部回路や第二セレクタ１７へデータを出力したりする。なお、ＡＳＩＣ１の内部回路は、ユーザの用途によって異なるが、例えば、メモリ等を挙げることができる。
【００２８】
内部回路からレジスタ１５に出力されたデータは出力データバスＬ１８を介して設定信号Ｓにより有効となったいずれか１つのシリアルインターフェース部へ出力される。有効にされたシリアルインターフェース部は、所定のシリアル伝送方式にデータを変換し、第二セレクタ１７を介して出力データＤＡＴＡＯＵＴ１を出力データラインＬ１１に出力する。
【００２９】
次に、各シリアルインターフェース部１１，１２，１３，１４が有するシリアルデータ伝送方式について説明する。
【００３０】
図３に示すように、第一シリアルインターフェース部１１には、１７ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、アドレスビットＡ〔５〕，Ａ〔４〕、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、チップセレクトビットＣＳ〔１〕，ＣＳ〔０〕、アドレスビットＡ〔３〕〜Ａ〔０〕、データビットＤ〔７〕〜Ｄ〔０〕の順序で構成されている。第一シリアルインターフェース部１１において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして８ビットの出力データがＯＤ〔７〕から順にＯＤ〔０〕まで出力される。以下、第一シリアルインターフェース部１１のシリアルデータ伝送方式をＡ方式とし、ＡＳＩＣ１の基準シリアルデータ伝送方式と定める。なお、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットは、”０”のときＲｅａｄを示し、”１”のときＷｒｉｔｅを示す。
【００３１】
図４に示すように、第二シリアルインターフェース部１２には、１３ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、アドレスビットＡ〔３〕〜Ａ〔０〕、データビットＤ〔７〕〜Ｄ〔０〕の順序で構成されている。第二シリアルインターフェース部１２において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして８ビットの出力データがＯＤ〔７〕から順にＯＤ〔０〕まで出力される。以下、第二シリアルインターフェース部１２のシリアルデータ伝送方式をＢ方式とする。
【００３２】
図５に示すように、第三シリアルインターフェース部１３には、１５ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、チップセレクトビットＣＳ〔０〕、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、アドレスビットＡ〔０〕〜Ａ〔３〕、データビットＤ〔０〕〜Ｄ〔８〕の順序で構成されている。第三シリアルインターフェース部１３において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして９ビットの出力データがＯＤ〔０〕から順にＯＤ〔８〕まで出力される。以下、第三シリアルインターフェース部１３のシリアルデータ伝送方式をＣ方式とする。
【００３３】
図６に示すように、第四シリアルインターフェース部１４には、１７ビット長で構成されるシリアル入力データＤＡＴＡＩＮが入力される。このシリアルデータは、Ｒｅａｄ／Ｗｒｉｔｅ判別ビットＷＲ、チップセレクトビットＣＳ〔０〕〜ＣＳ〔２〕、アドレスビットＡ〔０〕〜Ａ〔２〕、データビットＤ〔０〕〜Ｄ〔９〕の順序で構成されている。第四シリアルインターフェース部１４において、このシリアルデータから、入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データ、チップセレクトデータが生成される。また、シリアル出力データＤＡＴＡＯＵＴとして１０ビットの出力データがＯＤ〔０〕から順にＯＤ〔９〕まで出力される。以下、第四シリアルインターフェース部１４のシリアルデータ伝送方式をＤ方式とする。
【００３４】
電源投入直後等の初期状態において、ＡＳＩＣ１は自動的に基準シリアルデータ伝送方式のＡ方式でデータ伝送を行う第一シリアルインターフェース部１１が有効になる。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの初期値について第一シリアルインターフェース部１１が有効となるようレジスタ回路を設計しているため、電源投入直後等の初期状態では入力データＤＡＴＡＩＮを入力してシリアルインターフェース回路１０の設定をする必要はない。
【００３５】
図２に示すように、設定信号Ｓは、設定信号バスＬ１９を介して、レジスタ１５から各シリアルインターフェース部１１，１２，１３，１４、第一セレクタ１６及び第二セレクタ１７へ入力される。
【００３６】
設定信号Ｓは、第二セレクタ１７のセレクト信号だけでなく、各シリアルインターフェース部１１，１２，１３，１４のイネーブル信号を兼ねている。よって、設定信号Ｓはシリアルインターフェース部の種類と同数のバス幅を持つ信号となる。本実施の形態においては、種類の異なるシリアルインターフェース部が４つ存在するため設定信号Ｓのバス幅は４ｂｉｔとなっている。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値により４ｂｉｔ幅の設定信号Ｓのうち１ｂｉｔのみアクティブとなるため、シリアルインターフェース部１１，１２，１３，１４のいずれか１つのみが有効となる。なお、設定信号ＳはＬｏｗアクティブでもＨｉｇｈアクティブでもよい。
【００３７】
４つのシリアルインターフェース部１１，１２，１３，１４は、シリアルデータ伝送用クロック信号ＳＣＬＫ、データロード信号ＬＯＡＤ、入力データＤＡＴＡＩＮ、といったシリアルインターフェースの基本信号の構成は共通しているが、それぞれ制御信号（チップセレクト信号）の本数が異なる。第一シリアルインターフェース部１１には、チップセレクト信号ＣＳ０，ＣＳ１が入力される。第二シリアルインターフェース部１２には、チップセレクト信号は入力されない。第三シリアルインターフェース部１３には、チップセレクト信号ＣＳ０が入力される。第四シリアルインターフェース部１４には、チップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２が入力される。
【００３８】
第一シリアルインターフェース部１１、第三シリアルインターフェース部１３、第四シリアルインターフェース部１４は、それぞれチップセレクト（ＣＳ）判定部１１ａ，１３ａ，１４ａを搭載している。チップセレクト判定部１１ａ，１３ａ，１４ａは、チップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２の入力値と、シリアル入力データＤＡＴＡＩＮ中のチップセレクトデータを比較して、値が一致するか否かを判定する。
【００３９】
チップセレクト信号の入力値と、チップセレクトデータ値の一致を判定するには、シリアル入力データ分類後のチップセレクトデータが必要となるため、シリアルインターフェース部１１，１３，１４内部にチップセレクト判定部１１ａ，１３ａ，１４ａを搭載することで、チップセレクト判定部の構成回路及び仕様を簡素化することが可能となる。
【００４０】
前記構成に対し、チップセレクト判定部をシリアルインターフェース部内部ではなく、シリアルインターフェース部の外部に搭載した場合、チップセレクト判定部内にも第一〜第四シリアルインターフェース部を搭載して、シリアル入力データの解読をする必要があり、ある１種類のシリアルデータ伝送方式に対し、シリアルインターフェース部が２つ存在することになるため、回路が複雑になり、回路規模が大きくなってしまう。
【００４１】
設定信号Ｓ〔０〕（ｂｉｔ０）がアクティブであって、かつ、チップセレクト判定部１１ａによりチップセレクト信号ＣＳ０，ＣＳ１の入力値と、チップセレクトデータ値（チップセレクトビットＣＳ〔０〕，ＣＳ〔１〕の値）が一致すると判定された場合には、第一シリアルインターフェース部１１が有効となる。同様に、設定信号Ｓ〔２〕（ｂｉｔ２）がアクティブであって、かつ、チップセレクト判定部１３ａによりチップセレクト信号ＣＳ０の入力値と、チップセレクトデータ値（チップセレクトビットＣＳ〔０〕の値）が一致すると判定された場合には、第三シリアルインターフェース部１３が有効となり、設定信号Ｓ〔３〕（ｂｉｔ３）がアクティブであって、かつ、チップセレクト判定部１４ａによりチップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２の入力値と、チップセレクトデータ値（チップセレクトビットＣＳ〔０〕，ＣＳ〔１〕，ＣＳ〔２〕の値）が一致すると判定された場合には、第四シリアルインターフェース部１４が有効となる。
【００４２】
設定信号Ｓにより、ある１つのシリアルインターフェース部が選択されていても、チップセレクト判定部によりチップセレクト信号の入力値と、シリアル入力データのチップセレクトデータ値とが一致していると判定されなければ、選択されたシリアルインターフェース部は有効とならない。
【００４３】
第二シリアルインターフェース部１２はチップセレクトを有していないため、設定信号Ｓによる制御のみで、設定信号Ｓ〔１〕（ｂｉｔ１）がアクティブの場合に有効となる。
【００４４】
このように、有効にすべきシリアルインターフェース部のみが活性化されるので、選択されていないシリアルインターフェース部の誤動作を防止し、さらに、必要最小限の回路のみを活性化するため、消費電力を抑制することができる。
【００４５】
なお、チップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２について、例えば、Ａ方式では、ＣＳ０＝０、ＣＳ１＝１でアクティブ、Ｃ方式では、ＣＳ０＝１でアクティブ、Ｄ方式では、ＣＳ０＝０、ＣＳ１＝０、ＣＳ２＝１でアクティブ、というように、シリアルデータ伝送方式によりチップセレクト信号のアクティブ条件が重複しないよう設定する。
【００４６】
シリアルデータ伝送方式を切り換える度にイネーブル信号の値を変更して、ＡＳＩＣ１やデバイス２，３，４を制御するため、イネーブル信号Ａｅｎ，Ｂｅｎ，Ｃｅｎ，Ｄｅｎの設定ミスがあった場合、誤動作する可能性があるが、チップセレクト信号のアクティブ条件を上記のように設定することで、チップセレクト制御により、ある１つのシリアルデータ伝送方式のみをアクティブにすることができる。
【００４７】
また、チップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２を固定値にすることで、シリアル入力データのチップセレクトデータ値の変更のみでチップセレクト制御が可能となり、シリアルデータ伝送方式の切り換え時に設定変更しなければならない信号数を削減することができるため、入力信号の設定ミスを抑制することができる。
【００４８】
第一セレクタ１６は、４つのシリアルインターフェース部１１，１２，１３，１４のうち、設定信号Ｓと、チップセレクト判定部１１ａ，１３ａ，１４ａの判定により有効となったシリアルインターフェース部から出力された入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データをレジスタ１５へ入力し、レジスタ１５のデータ書き込み・読み出しを行う。内部回路へのデータ入出力はレジスタ１５を介して行う。
【００４９】
第二セレクタ１７は、４つのシリアルインターフェース部１１，１２，１３，１４のうち、設定信号Ｓと、チップセレクト判定部１１ａ，１３ａ，１４ａの判定により有効となったシリアルインターフェース部から出力された出力データＤＡＴＡＯＵＴを出力データラインＬ１１を介してデバイス２，３，４またはＣＰＵ等の他のデバイスに出力する。
【００５０】
図１に示すように、デバイス２のシリアルインターフェース回路２０のデータ伝送方式は、Ｂ方式となっている。電源投入直後等の初期状態においてＡＳＩＣ１は自動的に基準シリアルデータ伝送方式のＡ方式でデータ伝送を行う第一シリアルインターフェース部１１が有効となるため、デバイス２とシリアルデータ伝送方式を一致させるには、シリアルインターフェース回路１０にあるシリアルインターフェース部１１，１２，１３，１４のうちデータ伝送方式がＢ方式の第二シリアルインターフェース部１２が有効となるように切り換えなければならない。
【００５１】
同様に、デバイス３のシリアルインターフェース回路３０のデータ伝送方式は、Ｃ方式となっているため、ＡＳＩＣ１は、デバイス３とシリアルデータ伝送方式を一致させるには、シリアルインターフェース回路１０にあるシリアルインターフェース部１１，１２，１３，１４のうちデータ伝送方式がＣ方式の第三シリアルインターフェース部１３が有効となるように切り換えなければならない。
【００５２】
また、デバイス４のシリアルインターフェース回路４０のデータ伝送方式は、Ｄ方式となっているため、ＡＳＩＣ１は、デバイス４とシリアルデータ伝送方式を一致させるには、シリアルインターフェース回路１０にあるシリアルインターフェース部１１，１２，１３，１４のうちデータ伝送方式がＤ方式の第四シリアルインターフェース部１４が有効となるように切り換えなければならない。
【００５３】
以下に、ＡＳＩＣ１、デバイス２，３，４が基板にて図１の通り接続している場合において、ＡＳＩＣ１のシリアルインターフェース回路１０についてデータ伝送方式を基準シリアルデータ伝送方式のＡ方式からデバイス４と共通のＤ方式に切り換える動作について説明する。
【００５４】
まず、イネーブルＡラインＬ７を介してＬｏｗレベル（＝ＯＮ）のイネーブル信号ＡｅｎがＡＳＩＣ１に入力され、デバイス２，３，４にそれぞれイネーブルＢラインＬ８、イネーブルＣラインＬ９、イネーブルＤラインＬ１０を介して、Ｈｉｇｈレベル（＝ＯＦＦ）のイネーブル信号Ｂｅｎ，Ｃｅｎ，Ｄｅｎが入力される。これにより、ＡＳＩＣ１は有効になり、デバイス２，３，４は無効になる。なお、デバイス２，３，４を無効にすることで、デバイス２，３，４の誤動作を防止することができる。
【００５５】
次に、ＡＳＩＣ１のシリアルインターフェース回路１０についてシリアルデータ伝送方式の切り換えを行う。入力データラインＬ３より基準シリアルデータ伝送方式のＡ方式でシリアルインターフェース回路１０内のレジスタ１５にあるシリアルデータ伝送方式設定レジスタの値をＤ方式に設定するデータが入力される。レジスタ１５から出力される設定信号Ｓは、初期状態ではｂｉｔ０のみアクティブであったが、シリアルデータ伝送方式レジスタ値変更を受け、ｂｉｔ３のみアクティブとなる。また、チップセレクト信号ＣＳ０，ＣＳ１，ＣＳ２がＣＳ０＝０、ＣＳ１＝０、ＣＳ２＝１と設定されることにより、シリアルインターフェース部１１，１２，１３，１４のうちＤ方式の第四シリアルインターフェース部１４のみが有効となる。
【００５６】
設定信号Ｓは、レジスタ１５から同時に、第一セレクタ１６及び第二セレクタ１７へ入力される。第一セレクタ１６は、設定信号Ｓをセレクト信号とし、シリアルインターフェース部１１，１２，１３，１４から第一セレクタ１６へ入力される入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データを選択し、レジスタ１５へ出力する。シリアルデータ伝送方式がＡ方式のとき、設定信号Ｓはｂｉｔ０のみアクティブであり、第一セレクタ１６は、第一シリアルインターフェース部１１から入力される入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データを選択し、レジスタ１５へ出力する。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値がＤ方式に設定されると、設定信号Ｓはアクティブとなるビットがｂｉｔ０ではなくｂｉｔ３に切り換わり、第一セレクタ１６が選択する信号も第四シリアルインターフェース部１４から入力される入力データ、入力アドレス、Ｒｅａｄ／Ｗｒｉｔｅ制御データとなる。
【００５７】
第二セレクタ１７は、第一セレクタ１６と同様に設定信号Ｓをセレクト信号とし、シリアルインターフェース部１１，１２，１３，１４から出力される出力データＤＡＴＡＯＵＴのうち１種類を選択して、出力データラインＬ１１より出力する。シリアルデータ伝送方式がＡ方式のとき、設定信号Ｓはｂｉｔ０のみアクティブであり、第二セレクタ１７は、第一シリアルインターフェース部１１から出力されるＤＡＴＡＯＵＴを選択し、出力データラインＬ１１より出力する。レジスタ１５にあるシリアルデータ伝送方式設定レジスタの値がＤ方式に設定されると、設定信号Ｓはアクティブとなるビットがｂｉｔ０ではなくｂｉｔ３に切り換わり、第二セレクタ１７が選択する信号も第四シリアルインターフェース部１４から出力される出力データＤＡＴＡＯＵＴとなる。
【００５８】
ＡＳＩＣ１のシリアルインターフェース回路１０についてシリアルデータ伝送方式がＡ方式からＤ方式に切り換わったことを受け、デバイス４にＬｏｗレベル（＝ＯＮ）のイネーブル信号Ｄｅｎが入力され、デバイス４はＡＳＩＣ１と同様に有効となる。以降、ＡＳＩＣ１、デバイス４はシリアルデータ伝送方式Ｄ方式でデータ伝送が可能になる。
【００５９】
以上、ＡＳＩＣ１のシリアルインターフェース回路１０のデータ伝送方式をＡ方式からＤ方式に切り換える場合について説明したが、Ｂ方式に切り換えてもよいし、Ｃ方式に切り換えてもよい。また、使用形態に合わせて、例えばＡ方式とＢ方式とを切り換えながら使用してもよい。
【００６０】
シリアルインターフェース回路１０によれば、Ａ方式〜Ｄ方式の互いに異なる制御信号数で、かつ、互いに異なるデータ伝送方式を有する４つのシリアルインターフェース部１１，１２，１３，１４を備えているので、外部から設定信号Ｓを入力し、かつ、チップセレクト信号の入力値と、シリアル入力データ中のチップセレクトデータとの一致を判定することにより、周辺デバイス２，３，４が採用するデータ伝送方式に適合したデータ伝送方式に容易に切り換えることができる。したがって、周辺デバイスの変更により、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、ハードウェアの設計変更の必要がなく、ソフトウェアにてシリアルデータ伝送方式設定レジスタの値を変更するのみで周辺デバイス２，３，４のデータ伝送方式に対応することができる。
【００６１】
また、シリアルインターフェース回路１０内部のレジスタ１５にて生成される設定信号Ｓがシリアルインターフェース部１１，１２，１３，１４や第一セレクタ１６及び第二セレクタ１７へ出力されることにより、複数のインターフェース部１１，１２，１３，１４が個々にシリアルインターフェース回路１０の入出力端子へ接続される必要がなく、信号線（シリアルデータ伝送用クロック信号ラインＬ１、データロードラインＬ２、入力データラインＬ３、出力データラインＬ１１）を共通して使用することができるため、シリアルインターフェース回路１０のチップ面積増大やシリアルインターフェース回路１０搭載基板の配線による基板面積増大を抑制することができる。したがって、ＡＳＩＣ１のチップ面積増大やＡＳＩＣ１搭載基板の配線による基板面積増大を防ぐことができる。
【００６２】
また、シリアルインターフェース回路１０は、設定を切り換えることにより他の周辺デバイスに合わせたデータ伝送方式でシリアルデータを伝送することができるので、ＡＳＩＣ１を汎用的なデバイスとして幅広く有効活用することができ、ＡＳＩＣの開発費や作業工数を低減させることができる。
【００６３】
さらに、各シリアルインターフェース部１１，１２，１３，１４は所定のデータ伝送方式でデータをシリアル伝送するインターフェース回路として独立に使用できるものであるので、各シリアルインターフェース部１１，１２，１３，１４、及びその組み合わせによるシリアルインターフェース回路１０を設計資産（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）として蓄積しておくことにより、別アイテムのＡＳＩＣ開発の際に有効活用することができる。
【００６４】
なお、上記実施の形態においては、シリアルインターフェース回路１０は４種類のデータ伝送方式に対応する４つのシリアルインターフェース部１１，１２，１３，１４を備え、３本のチップセレクト入力信号ＣＳ０，ＣＳ１，ＣＳ２により選択されるデータ伝送方式を識別することとしたが、対応するデータ伝送方式及び搭載されるシリアルインターフェース部の種類とその搭載数、データ伝送方式に対応するチップセレクト入力信号の本数については、これに限定されるものではない。
【００６５】
【発明の効果】
請求項１に記載の発明によれば、周辺デバイスのシリアルデータ伝送方式に応じて、シリアルインターフェース回路内部のレジスタへの入力データの値を変更し、有効となるインターフェース部を切り換えることにより、複数のシリアルデータ伝送方式に対応することができる。したがって、周辺デバイスの変更により、変更後のデバイスで採用されているシリアルデータ伝送方式が変更前のデバイスで採用されているシリアルデータ伝送方式と異なる場合でも、ハードウェアの設計変更の必要がなく、ソフトウェアによる設定変更のみでデータ伝送方式を切り換えることができる。
【００６６】
また、シリアルインターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力されることにより、複数のインターフェース部が個々にシリアルインターフェース回路の入出力端子へ接続される必要がなく、信号線を共通して使用することができるため、シリアルインターフェース回路のチップ面積増大やシリアルインターフェース回路搭載基板の配線による基板面積増大を抑制することができる。
【００６７】
請求項２に記載の発明によれば、予め基準となるデータ伝送方式が定められているので、電源投入直後等の初期状態では自動的に基準となるシリアルデータ伝送方式でデータ伝送を行うインターフェース部のみが有効になる。初期状態において、データ伝送方式を変更する場合は、有効とするインターフェース部を変更するための入力データを基準シリアルデータ伝送方式で外部からシリアルインターフェース回路内部のレジスタに入力してレジスタ設定を変更し、レジスタ設定変更に基づきレジスタから出力される設定信号の値が変更されることで、有効とするインターフェース部を切り換えることができる。
【００６８】
請求項３に記載の発明によれば、制御信号入力値とシリアル入力データの制御データを比較し、双方の値の一致について判定する判定部を備えることにより、設定信号の設定ミスによる誤動作を抑制することができる。また、個々のインターフェース部が１つの機能ブロックとして独立するため、設計資産として蓄積し、他のシリアルインターフェース回路の開発の際に有効に活用することができる。
【００６９】
請求項４に記載の発明によれば、周辺デバイスのシリアルデータ伝送方式に応じて、シリアルインターフェース回路内部のレジスタへの入力データの値を変更し、有効となるインターフェース部を切り換えることにより、複数のシリアルデータ伝送方式に対応することができる。したがって、周辺デバイスの変更により、データ伝送方式が変更された場合でも、半導体集積回路や半導体集積回路搭載基板等のハードウェアの設計変更の必要がなく、ソフトウェアによる設定変更のみでデータ伝送方式を切り換えることができ、開発費や作業工数を低減させることができる。
【００７０】
また、シリアルインターフェース回路内部のレジスタにて生成される設定信号がインターフェース部や接続切換部へ出力されることにより、複数のインターフェース部が個々にシリアルインターフェース回路の入出力端子へ接続される必要がなく、信号線を共通して使用することができるため、半導体集積回路のチップ面積増大や半導体集積回路搭載基板の配線による基板面積増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一例の半導体集積回路を示した図である。
【図２】本発明の一例のシリアルインターフェース回路１０を示したブロック図である。
【図３】図２に示す第一シリアルインターフェース部１１のシリアルデータ伝送方式（Ａ方式）を示した図である。
【図４】図２に示す第二シリアルインターフェース部１２のシリアルデータ伝送方式（Ｂ方式）を示した図である。
【図５】図２に示す第三シリアルインターフェース部１３のシリアルデータ伝送方式（Ｃ方式）を示した図である。
【図６】図２に示す第四シリアルインターフェース部１４のシリアルデータ伝送方式（Ｄ方式）を示した図である。
【符号の説明】
１ ＡＳＩＣ（半導体集積回路）
２，３，４ デバイス
１０ シリアルインターフェース回路
１１ 第一シリアルインターフェース部
１１ａ ＣＳ（チップセレクト）判定部
１２ 第二シリアルインターフェース部
１３ 第三シリアルインターフェース部
１３ａ ＣＳ判定部
１４ 第四シリアルインターフェース部
１４ａ ＣＳ判定部
１５ レジスタ
１６ 第一セレクタ（接続切換部）
１７ 第二セレクタ（接続切換部）
Ｌ１ シリアルデータ伝送用クロック信号ライン（信号線）
Ｌ２ データロードライン（信号線）
Ｌ３ 入力データライン（信号線）
Ｌ４，Ｌ５，Ｌ６ チップセレクト信号ライン（信号線）
Ｌ１１ 出力データライン（信号線）
Claims (4)
- 信号線を介して外部とデータの授受を行うシリアルインターフェース回路において、
互いに異なる制御信号数で、かつ、互いに異なるシリアルデータ伝送方式を有する複数のインターフェース部と、
外部からの入力データの値により前記複数のインターフェース部のうち１つのインターフェース部のみ有効となるような設定信号を出力するレジスタと、
前記レジスタから出力される設定信号に応じて、インターフェース部と前記信号線との接続を切り換える接続切換部と、
を備えたことを特徴とするシリアルインターフェース回路。 - 請求項１に記載のシリアルインターフェース回路において、
予め基準となるデータ伝送方式が定められていることを特徴とするシリアルインターフェース回路。 - 請求項１又は２に記載のシリアルインターフェース回路において、
前記インターフェース部は、制御信号入力値とシリアル入力データの制御データを比較し、双方の値の一致について判定する判定部を備えたことを特徴とするシリアルインターフェース回路。 - 請求項１〜３のいずれか一項に記載のシリアルインターフェース回路を備えたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003146645A JP2004348580A (ja) | 2003-05-23 | 2003-05-23 | シリアルインターフェース回路及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003146645A JP2004348580A (ja) | 2003-05-23 | 2003-05-23 | シリアルインターフェース回路及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004348580A true JP2004348580A (ja) | 2004-12-09 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003146645A Pending JP2004348580A (ja) | 2003-05-23 | 2003-05-23 | シリアルインターフェース回路及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004348580A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009273346A (ja) * | 2008-05-08 | 2009-11-19 | Ind Technol Res Inst | 組込みシステムに応用される信号送信装置およびその方法 |
| WO2010013427A1 (ja) * | 2008-07-30 | 2010-02-04 | パナソニック株式会社 | 集積回路 |
| WO2021117646A1 (ja) * | 2019-12-12 | 2021-06-17 | ソニーセミコンダクタソリューションズ株式会社 | 通信装置および通信システム |
-
2003
- 2003-05-23 JP JP2003146645A patent/JP2004348580A/ja active Pending
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