WO2021117646A1 - 通信装置および通信システム - Google Patents

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WO2021117646A1
WO2021117646A1 PCT/JP2020/045349 JP2020045349W WO2021117646A1 WO 2021117646 A1 WO2021117646 A1 WO 2021117646A1 JP 2020045349 W JP2020045349 W JP 2020045349W WO 2021117646 A1 WO2021117646 A1 WO 2021117646A1
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WO
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logic circuit
circuit
communication
data bus
sequence
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PCT/JP2020/045349
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English (en)
French (fr)
Inventor
水谷　祐一
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus

Definitions

  • This disclosure relates to communication devices and communication systems.
  • I 2 C Inter-Integrated Circuit
  • I3C Inter-Integrated Circuit
  • the communication system I 2 C and I3C coexist is used. It is expected that space saving will be required in a communication system in which such two standards coexist. Accordingly, in the communication system I 2 C and I3C coexist, it is desirable to provide a possible communication apparatus and communication system of the space saving.
  • Communication device includes I 2 C logic circuit, I3C logic circuit, an external terminal and the switch circuit.
  • the I 2 C logic circuit controls communication via the control data bus according to the I 2 C communication standard.
  • the I3C logic circuit controls communication via the control data bus according to the I3C communication standard.
  • the external terminal is connected to the control data bus.
  • Switch circuit as either I 2 C logic circuit and I3C logic circuit, for controlling the connection to an external terminal.
  • the communication system includes a control data bus and a transmission device and a reception device that communicate via the control data bus.
  • Transmitting device comprises I 2 C logic circuit, I3C logic circuit, an external terminal and the switch circuit.
  • the I 2 C logic circuit controls communication with the receiving device via the control data bus according to the I 2 C communication standard.
  • the I3C logic circuit controls communication with the receiving device via the control data bus according to the I3C communication standard.
  • the external terminal is connected to the control data bus.
  • Switch circuit as either I 2 C logic circuit and I3C logic circuit, for controlling the connection to an external terminal.
  • Transmitting apparatus and in the communication system according to an embodiment of the present disclosure are provided I 2 C logic circuit and I3C logic circuit, and any of the I 2 C logic circuit and I3C logic circuit, A switch circuit is provided to control the connection with the external terminal.
  • a switch circuit is provided to control the connection with the external terminal.
  • FIG. 1 shows a schematic configuration example of the communication system 1000 according to the embodiment of the present disclosure.
  • the communication system 1000 can be applied to a system equipped with a camera device, for example, a surveillance camera (for example, a home security system), an industrial device (for example, a device having a failure detection function by a camera), and robotics (for example, a device having a failure detection function by a camera). It can be applied to a drone equipped with a camera), a mobile device (for example, a smartphone equipped with a camera), and the like.
  • the communication system 1000 includes an image data bus 600 and a control data bus 700.
  • the image data bus 600 and the control data bus 700 may be implemented between or within the devices in the communication system 1000.
  • the communication system 1000 is, for example, a camera device, and the image data bus 600 and the control data bus 700 are mounted in the camera device and connected to the image sensor 200 and the processor 100.
  • the control data bus 700 may also be connected to a plurality of slaves 300, 400, 500.
  • image data is transmitted from the transmitter 200a of the image sensor 200 to the receiver 100a of the processor 100 via the C-PHY or D-PHY (ie, high-speed differential link) image data bus 600 defined by MIPI.
  • Control data bus 700 includes three wires can be configured to operate in either communication standard I 2 C and I3C. Therefore, the control data bus 700 has a clock line SCL, a data line SDA, and an input / output line GPIO (General-purpose input / output) as three wires.
  • Data line SDA according to one of the communication standards of I 2 C and I3C, from the slave 200b of the image sensor 200 may carry image data to the master 100b of the processor 100.
  • Clock line SCL is in accordance with any communication standard I 2 C-and I3C, may carry a clock signal used to synchronize the data transfer via the control data bus 700.
  • Output line GPIO may carry control signals used to utilize the features of the I 2 C.
  • the control data bus 700 may be configured by connecting a master 100b and four slaves 200b, 300, 400, 500 via three wires (clock line SCL, data line SDA, and input / output line GPIO). ..
  • the processor 100 has a receiver 100a and a master 100b.
  • the receiver 100a is composed of, for example, one or more processors composed of arithmetic circuits such as MPU (Micro Processing Unit), various processing circuits, and the like.
  • the master 100b is composed of, for example, one or more processors composed of arithmetic circuits such as MPU, various processing circuits, and the like.
  • the master 100b corresponds to a specific example of the "receiver" and "master" of the present disclosure.
  • the image sensor 200 has a transmitter 200a and a slave 200b.
  • the transmitter 200a is composed of, for example, one or more processors composed of arithmetic circuits such as MPU, various processing circuits, and the like.
  • the slave 200b is composed of, for example, one or more processors composed of arithmetic circuits such as MPU, various processing circuits, and the like.
  • the slave 200b corresponds to a specific example of the "communication device” and "transmission device" of the present disclosure.
  • the image sensor 200 has, for example, an imaging unit that acquires image data by imaging.
  • the image pickup unit converts, for example, an optical image signal obtained through an optical lens or the like into image data.
  • the imaging unit includes, for example, a CCD (Charge Coupled Device) image sensor and a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the imaging unit has an analog-to-digital conversion circuit, and converts analog image data into digital image data.
  • the image pickup unit acquires the image data A by imaging and outputs the acquired image data to the transmitter 200a or the slave 200b.
  • the clock line SCL, data line SDA and input / output line GPIO are used to transmit signals between the master 100b and the slave 200b.
  • serial data is sequentially transmitted bit by bit via the data line SDA, and a serial clock having a predetermined frequency is transmitted via the clock line SCL.
  • the master 100b transmits data to all the slaves 200b, 300, 400, and 500 all at once, or specifies each of the slaves 200b, 300, 400, and 500 by an address and transmits the data individually. Can be done.
  • the slave 200b transmits data to all the master 100b, the slaves 300, 400, and 500 all at once, or the master 100b and the slaves 300, 400, and 500 are individually designated by addresses. Data can be transmitted to.
  • FIG. 2 shows a schematic configuration example of the slave 200b.
  • Slave 200b may, for example, as shown in FIG. 2, I 2 C logic circuit 10, I3C logic circuit 20, I / O circuits 31 and 32, the noise filter 33, a register circuit 40, GPIO logic circuit 50, I It has a / O circuit 60 and a power supply control circuit 70.
  • the slave 200b further has a bus 80, for example, as shown in FIG.
  • the bus 80, I 2 C logic circuit 10, I3C logic circuit 20, register circuit 40, GPIO logic circuit 50 and a power supply control circuit 70 is connected.
  • the bus 80 is an on-chip bus such as AMBA (Advanced Microcontroller Bus Architecture).
  • I 2 C logic circuit 10 the SCL pin p1 and SDA pins p2 side of the input end of I3C logic circuit 20, the noise filter 33 and 34 provided on the SCL pin p1 and SDA pins p2 side input terminal and although the noise filter is provided having the same function, in Figure 2, the I 2 C logic circuit 10, and wherein the noise filter provided in the SCL pin p1 and SDA pins p2-side input terminal is omitted There is.
  • the I 2 C logic circuit 10 corresponds to a specific example of the “I 2 C logic circuit” of the present disclosure.
  • the I3C logic circuit 20 corresponds to a specific example of the "I3C logic circuit” of the present disclosure.
  • the noise filters 33 and 34 correspond to a specific example of the "noise filter” of the present disclosure.
  • the register circuit 40 corresponds to a specific example of the "register” of the present disclosure.
  • the slave 200b further has a plurality of external terminals.
  • the slave 200b has, for example, SCL terminal p1, SDA terminal p2, GPIO terminal p3, p4, I / O power supply terminal p5, and logic power supply terminal p6, p7 as a plurality of external terminals.
  • the SCL terminal p1, the SDA terminal p2, and the GPIO terminals p3 and p4 correspond to a specific example of the "external terminal" of the present disclosure.
  • the SCL terminal p1 is connected to the clock line SCL
  • the SDA terminal p2 is connected to the data line SDA
  • the GPIO terminals p3 and p4 are connected to the input / output line GPIO.
  • the I / O power supply terminal p5 is a terminal for supplying electric power to the I / O circuits 31, 32, 60, and is connected to the I / O circuits 31, 32, 60.
  • Logic supply terminal p6 is a terminal for supplying power to the I 2 C logic circuit 10, I3C logic circuit 20 and the GPIO logic circuit 50, the I 2 C logic circuit 10, I3C logic circuit 20 and the GPIO logic circuit 50 It is connected.
  • the logic power supply terminal p7 is a terminal for supplying power to another logic circuit (not shown), and is connected to another logic circuit (not shown).
  • the I 2 C logic circuit 10 controls communication via the control data bus 700 according to the I 2 C communication standard.
  • the I 2 C logic circuit 10 generates, for example, a signal corresponding to the I 2 C communication standard based on the signal input via the bus 80, and outputs the signal to the I / O circuits 31 and 32.
  • the I 2 C logic circuit 10 further performs predetermined processing on the signals corresponding to the I 2 C communication standards input from the SCL terminal p1 and the SDA terminal p2, and the resulting signal is used as a bus. Output to a predetermined device via 80.
  • the I3C logic circuit 20 controls communication via the control data bus 700 according to the I3C communication standard.
  • the I3C logic circuit 20 generates, for example, a signal corresponding to the I3C communication standard based on the signal input via the bus 80, and outputs the signal to the I / O circuits 31 and 32.
  • the I3C logic circuit 20 further performs predetermined processing on the signals corresponding to the I3C communication standards input from the SCL terminal p1 and the SDA terminal p2, and the signals obtained thereby are transmitted via the bus 80. , Output to the specified device.
  • I3C logic circuit 20 is further configured to set the open-drain when I 2 C sequence, set in a push-pull during I3C sequence.
  • the I / O circuit 31 has a switch circuit 31a.
  • the switch circuit 31a corresponds to a specific example of the "switch circuit" of the present disclosure.
  • the switch circuit 31a is either the I 2 C logic circuit 10 and I3C logic circuit 20, controls the connection between the SCL pin p1.
  • the switch circuit 31a controls the connection based on, for example, a state value (Reg value) obtained from the register circuit 40.
  • the switch circuit 31a is further example, when the ACK from the master 100b was confirmed when I 2 C sequence, and controls the connection.
  • the switch circuit 31a for example, based on the state value obtained from the register circuit 40 (Reg value), outputs one of signals of the signal and I3C logic circuit 20 of the I 2 C logic circuit 10 to the SCL pin p1.
  • the state value is, for example, flag indicating the execution of the I 2 C sequence (hereinafter, referred to as "flag A”.) And a flag indicating the execution of I3C sequence (hereinafter, referred to as "flag B”. ) And can be taken. If the state value is a flag A, the switch circuit 31a outputs a signal of the I 2 C logic circuit 10 to the SCL pin p1.
  • the switch circuit 31a When the state value is the flag B, the switch circuit 31a outputs the signal of the I3C logic circuit 20 to the SCL terminal p1.
  • I / O circuit 31 is further example, and outputs a signal input to the SCL pin p1 to I 2 C logic circuit 10 includes a circuit for outputting the I3C logic circuit 20 via a noise filter 33 ..
  • the I / O circuit 32 has a switch circuit 32a.
  • the switch circuit 32a corresponds to a specific example of the "switch circuit" of the present disclosure.
  • Switch circuit 32a controls the connection between the SDA pin p2.
  • the switch circuit 32a controls the connection, for example, based on the state value obtained from the register circuit 40.
  • the switch circuit 32a is further example, when the ACK from the master 100b was confirmed when I 2 C sequence, and controls the connection.
  • the switch circuit 32a further controls the connection, for example, when the Stop condition from the master 100b is confirmed.
  • Switch circuit 32a for example, based on the state value obtained from the register circuit 40, outputs one of signals of the signal and I3C logic circuit 20 of the I 2 C logic circuit 10 to the SDA pin p2. At this time, if the state value is a flag A, the switch circuit 32a outputs a signal of the I 2 C logic circuit 10 to the SDA pin p2. When the state value is the flag B, the switch circuit 32a outputs the signal of the I3C logic circuit 20 to the SDA terminal p2.
  • I / O circuit 32 is further example, and outputs a signal input to the SDA terminal p2 to I 2 C logic circuit 10 includes a circuit for outputting the I3C logic circuit 20 via a noise filter 34 .
  • the noise filter 33 is provided between the SCL terminal p1 and the I3C logic circuit 20.
  • the noise filter 33 is a digital filter that processes a signal from the I / O circuit 31 based on the state value obtained from the register circuit 40.
  • the state value is the flag A
  • the noise filter 33 performs a predetermined filter process on the signal from the I / O circuit 31. That is, in this case, the digital filter is turned on in the noise filter 33.
  • the state value is in the flag B, the noise filter 33 does not perform the filtering process on the signal from the I / O circuit 31, as is the signal from the I / O circuit 31, I 2 C logic circuit 10 Output to. That is, in this case, the digital filter is turned off in the noise filter 33.
  • the noise filter 34 is provided between the SDA terminal p2 and the I3C logic circuit 20.
  • the noise filter 34 is a digital filter that processes a signal from the I / O circuit 32 based on the state value obtained from the register circuit 40.
  • the state value is the flag A
  • the noise filter 34 performs a predetermined filter process on the signal from the I / O circuit 32. That is, in this case, the digital filter is turned on in the noise filter 34.
  • the state value is flag B
  • the noise filter 34 does not filter the signal from the I / O circuit 32, and outputs the signal from the I / O circuit 32 as it is to the I3C logic circuit 20. To do. That is, in this case, the digital filter is turned off in the noise filter 34.
  • the register circuit 40 stores the above-mentioned state value in a predetermined bit, for example.
  • GPIO logic circuit 50 based on the signal inputted via the bus 80, generates a signal corresponding to the function of the I 2 C, and outputs the GPIO terminal p3, p4.
  • GPIO logic circuit 50 is further inputted from the GPIO terminal p3, p4, performs predetermined processing on the signal corresponding to the function of the I 2 C, the thus obtained signal, via the bus 80, Output to the specified device.
  • the I / O circuit 60 has a circuit that outputs a signal from the GPIO logic circuit 50 to the GPIO terminals p3 and p4.
  • the I / O circuit 60 further has a circuit that outputs the signal input to the GPIO terminals p3 and p4 to the GPIO logic circuit 50.
  • Power supply control circuit 70 controls the power supplied to the I 2 C logic circuit 10 and I3C logic circuit 20. Power supply control circuit 70, for example, based on the state values of the above, to control the power supplied to the I 2 C logic circuit 10 and I3C logic circuit 20. Power supply control circuit 70, for example, when a predetermined signal is inputted to the bus 80, I 2 C logic circuit 10, I3C logic circuit 20, I / O circuits 31 and 32, GPIO logic circuit 50 and I / O circuit 60 Start supplying power to the power supply (power on). Power supply control circuit 70, for example, the I 2 C sequence is started, and supplies power to the I 2 C logic circuit 10 stops the power supply to I3C logic circuit 20. Power supply control circuit 70, for example, when I3C sequence is started, and supplies power to I3C logic circuit 20 stops the power supply to the I 2 C logic circuit 10 (power off).
  • the power supply control circuit 70 may perform the following operations.
  • the power supply control circuit 70 may, for example, lower the clock frequency of the I3C logic circuit 20 or lower the power supply voltage supplied to the I3C logic circuit 20.
  • Power supply control circuit 70 instead of stopping the power supply to the I 2 C logic circuit 10 may perform the following operation.
  • Power supply control circuit 70 for example, lowering the clock frequency of the I 2 C logic circuit 10 may or lowering the power supply voltage supplied to the I 2 C logic circuit 10.
  • the image sensor 200 may have, for example, as shown in FIG. 3, a non-volatile memory (NVM) 110 and a control unit (FW control unit) 120 that loads and executes firmware.
  • the NVM 110 stores, for example, a state value (NVM value) corresponding to a state value (Reg value) stored in the register circuit 40.
  • the FW control unit 120 controls data transmission in the slave 200b, for example.
  • the FW control unit 120 stores, for example, the state value read from the NVM 110 in a predetermined bit of the register circuit 40.
  • the NVM110 corresponds to a specific example of the "memory" of the present disclosure.
  • Figure 4 illustrates an example of a switching procedure of the two logic circuits in the slave 200b (I 2 C logic circuit 10, I3C logic circuit 20).
  • the slave 200b detects that a predetermined signal has been input to the bus 80, it instructs the power supply control circuit 70 to start supplying electric power.
  • the power supply control circuit 70 does not have to supply power to other logic circuits not shown in FIG. 2 (power off).
  • the slave 200b may start the I 2 C sequence (step S102).
  • Slave 200b may, for example, with respect to I 2 C logic circuit 10, I / O circuits 31 and 32 and noise filter 33 and 34, and instructs the start of the I 2 C sequence.
  • I 2 C logic circuit 10, I / O circuits 31 and 32 and noise filter 33 and 34 according to the control condition, and starts the I 2 C operation (step S103).
  • the control conditions at this time are, for example, "open drain setting” and "noise filters 33, 34 off”.
  • the I / O circuits 31 and 32 are set to open drain, and the noise filters 33 and 34 turn off the digital filter.
  • the I 2 C logic circuit 10 starts the I 2 C operation when the control conditions are satisfied.
  • I 2 C logic circuit 10 read or status value (NVM value) from the NVM 110, or reads the state value (Reg value) from the register circuit 40 (step S104). Subsequently, the I 2 C logic circuit 10 switches the state value (Reg value) of the register circuit 40 from the flag A (I 2 C) to the flag B (I 3 C) (step S105).
  • the slave 200b is, ACK and Stop condition from the master 100b when I 2 C sequence confirming whether or not the input (step S106).
  • the slave 200b changes the internal logic to I3C, the process proceeds to I3C command issuance starting state (Step S108). Specifically, the slave 200b instructs the switch circuit 31a to connect the I3C logic circuit 20 and the SCL terminal p1, and also instructs the switch circuit 32a to connect the I3C logic circuit 20 and the SDA terminal p2. Instruct to connect.
  • the switch circuit 31a connects the I3C logic circuit 20 and the SCL terminal p1
  • the switch circuit 32a connects the I3C logic circuit 20 and the SDA terminal p2.
  • the slave 200b, to the power supply control circuit 70 may instruct the stop of power supply to the I 2 C logic circuit 10. In this case, the power supply control circuit 70 stops the power supply to the I 2 C logic circuit 10.
  • step S106 when both the ACK and Stop condition from the master 100b when I 2 C sequence is not confirmed (Step S106; N), the slave 200b performs a Redo (retry) from step S102 (step S107 )
  • the slave 200b starts the I3C sequence as the internal logic is changed to I3C (step S109).
  • the slave 200b instructs, for example, the I3C logic circuits 20, the I / O circuits 31, 32, and the noise filters 33, 34 to start the I3C sequence.
  • the I3C logic circuits 20, the I / O circuits 31, 32, and the noise filters 33, 34 start the I3C operation according to the control conditions (step S110). It is assumed that the control conditions at this time are, for example, "push-pull setting” and "noise filter 33, 34 on”. In this case, the I / O circuits 31 and 32 are set to push-pull, and the noise filters 33 and 34 turn on the digital filter.
  • the I3C logic circuit 20 starts the I3C operation when the control conditions are satisfied.
  • the control conditions at this time may be, for example, "open drain setting” and "noise filter 33, 34 on”.
  • the I / O circuits 31 and 32 are set to open drain, and the noise filters 33 and 34 turn on the digital filter.
  • the I3C logic circuit 20 starts the I3C operation when the control conditions are satisfied.
  • the slave 200b determines whether or not the I3C sequence has started normally (step S111). As a result, when the I3C sequence is normally activated (step S111; Y), the slave 200b ends the switching operation. On the other hand, when the I3C sequence is not started normally (step S111; N), the slave 200b executes, for example, redoing from step S102 (step S112).
  • the slave 200b may check, for example, whether or not a T bit (1 bit parity) has been input instead of step S112 (step S114). In this case, when the slave 200b confirms that the T bit (1 bit parity) has been input, it instructs the abort of the I3C sequence.
  • the 1-bit parity (T) is used in the master 100b to detect errors in the I3C sequence.
  • the slave 200b aborts the I3C sequence (step S115) and performs step S102.
  • I3C logic circuit 20 may be a built-in I 2 C logic circuit 21.
  • the slave 200b for example, when starting the I 2 C sequence, rather than to I 2 C logic circuit 10, with respect to I3C logic circuit 20, be instructed to start I 2 C sequence Good.
  • I3C logic circuit 20 uses the I 2 C logic circuit 21 which incorporates, may perform I 2 C operation.
  • I3C + I 2 C is refers to a case where I3C logic circuit 20 and perform I3C sequence, I 2 C logic circuit 21 incorporated in the I3C logic circuit 20 or the I 2 C sequence There is.
  • I 3C + I 2 C the noise filters 33 and 34 always turn off the digital filter.
  • I3C + I 2 C when the I 2 C sequence is executed, the power of the I 2 C logic circuit 21 while being turned on, the power of I3C logic circuit 20 is turned off.
  • I3C + I 2 C when the I3C sequence is executed, the power of the I 2 C logic circuit 21 while being turned off, the power of I3C logic circuit 20 is turned on.
  • the features are I 2 C logic circuit 10 and I3C logic circuit 20, which controls either the I 2 C logic circuit 10 and I3C logic circuit 20, the connection between the SCL pin p1 and SDA pins p2 Circuits 31a and 32a are provided.
  • I 2 C logic circuit 10 and I3C logic circuit 20 controls either the I 2 C logic circuit 10 and I3C logic circuit 20, the connection between the SCL pin p1 and SDA pins p2 Circuits 31a and 32a are provided.
  • the state value obtained from the register circuit 40 (Reg value), or, or based on the state value obtained from the NVM 110 (NVM value)
  • the I 2 C logic circuit 10 and I3C logic circuit 20 The connection between either of them and the SCL terminal p1 and the SDA terminal p2 is controlled.
  • NVM value state value obtained from the NVM 110
  • the I 2 C logic circuit 10 and I3C logic circuit 20 The connection between either of them and the SCL terminal p1 and the SDA terminal p2 is controlled.
  • I3C logic circuit sets an open drain when I 2 C sequence, set in a push-pull during I3C sequence.
  • the noise filter 33 is provided between the SCL terminal p1 and the I3C logic circuit 20, and the noise filter 34 is provided between the SDA terminal p2 and the I3C logic circuit 20.
  • the noise filter 34 is provided between the SDA terminal p2 and the I3C logic circuit 20.
  • the power supply to I3C logic circuit 20 at the time of I 2 C sequence is turned off, power supply to the I 2 C logic circuit 10 at the time of I3C sequence is turned off.
  • power consumption due to unused circuits can be suppressed.
  • the state value obtained from the register circuit 40 (Reg value), or, or condition values obtained from NVM110 based on (NVM value), the I 2 C logic circuit 10 and I3C logic circuit 20
  • the power supplied is controlled.
  • I 2 C and I3C coexist, while saving space, it is possible to reduce power consumption by the circuit not in use.
  • Communication device features a I 2 C logic circuit and I3C logic circuit, and any of the I 2 C logic circuit and I3C logic circuit, since such a switch circuit for controlling the connection between the external terminals, for each of the I 2 C logic circuit and I3C logic circuit, than the case of providing the external terminal, it is possible to reduce the number of external terminals it can. As a result, in the communication system I 2 C and I3C coexist, it is possible to save space.
  • the image sensor 200 in accordance with the switching of the I 2 C logic circuit and I3C logic circuit, so as also change method of the image data outputted from the logic circuit after the switching to the master 100b of the processor 100 You may be.
  • FIG. 6 shows a modified example of the functional block of the image sensor 200.
  • the transmitter 200a generates and transmits the image data 220A corresponding to the transmission method of the mipi CSI-2 standard or the successor standard of the mipi CSI-2 based on the image data output from the imaging unit 210. It has a data processing unit 220.
  • the transmitter 200a further has a mipiPHY layer 260 that sends the image data 220A transmitted from the mipiLINK data processing unit 220 to the image data bus 600 according to the mipi CSI-2 or the successor standard of the mipi CSI-2.
  • the image pickup unit 210 converts, for example, an optical image signal obtained through an optical lens or the like into image data.
  • the imaging unit 210 includes, for example, a CCD (Charge Coupled Device) image sensor and a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the imaging unit 210 has an analog-to-digital conversion circuit, and converts analog image data into digital image data.
  • the image capturing unit 210 acquires image data 210A by imaging, and outputs the acquired image data 210A to the transmitter 200a and the slave 200b.
  • the slave 200b has a handling data selection unit 230, an I 2 CPHY layer 240, and an I3 CPHY layer 250.
  • the handling data selection unit 230 corresponds to a specific example of the "data method switching circuit" of the present disclosure.
  • the I 2 CPHY layer 240 includes an I 2 C logic circuit 10, I / O circuits 31, 32, and an I / O circuit 60.
  • the I3CPHY layer 250 includes an I3C logic circuit 20, I / O circuits 31, 32, noise filters 33, 34, and an I / O circuit 60.
  • Handling data selection unit 230 the switching of the I 2 C logic circuit 10 and I3C logic circuit 20, or with the switching of the I 2 C logic and I3C logic in I3C logic circuit 20, is output from the logic circuit after the switching Switch the image data method.
  • Handling data selection section 230 for example, according to the data 230A for communication standard logic circuits selected in the slave 200b (I 2 C and I3C one of the communication standards), is output from the logic circuit after the switching Switch the image data method.
  • Handling data selection section 230 for example, if the I 2 C sequence is selected (data 230A may indicate a selection of I 2 C sequence), selects image data 210A.
  • the handling data selection unit 230 selects the image data 220A, for example, when the I3C sequence is selected (when the data 230A indicates the selection of the I3C sequence).
  • the I 2 CPHY layer 240 sends the image data 210A selected by the handling data selection unit 230 to the control data bus 700 according to the I 2 C protocol.
  • the I 2 CSPY layer 240 puts the image data 210A on the SDR data (DT1, ..., Dtn) and sends the image data 210A to the control data bus 700.
  • the transfer mode in the control data bus 700 is the HDR mode
  • the I 2 CPHY layer 240 puts the image data 210A on the HDR data (HDR WDt) and sends it to the control data bus 700.
  • the I 2 CPHY layer 240 can put the image data 210A on the HDR data (HDR WDt) and send it to the control data bus 700 by using the read command from the master 100b.
  • the I3CPHY layer 250 sends the image data 220A selected by the handling data selection unit 230 to the control data bus 700 according to the I3C protocol.
  • the transfer mode in the control data bus 700 is the SDR mode
  • the I3CPHY layer 250 puts the image data 220A on the SDR data (DT1, ..., Dtn) and sends the image data 220A to the control data bus 700.
  • the transfer mode in the control data bus 700 is the HDR mode
  • the I3CPHY layer 250 puts the image data 220A on the HDR data (HDRWDt) and sends it to the control data bus 700.
  • the I3CPHY layer 250 can carry the image data 220A on the HDR data (HDRWDt) and send it to the control data bus 700 without using the read command from the master 100b.
  • the image sensor 200 in accordance with the switching of the I 2 C logic circuit and I3C logic circuit, is switched method of the image data outputted from the logic circuit after the switching.
  • the image data of the method suitable for the transmission speed of the communication standard of the selected logic circuit can be selected and output to the master 100b of the processor 100.
  • the present disclosure may have the following structure.
  • An I 2 C logic circuit that controls communication via a control data bus using an I 2 C (Inter-Integrated Circuit) communication standard.
  • An I3C logic circuit that controls communication via the control data bus according to the I3C (Improved Inter Integrated Circuit) communication standard.
  • An external terminal connected to the control data bus and The I 2 C and any of the logic circuit and the I3C logic circuit, a communication device that includes a switching circuit for controlling the connection between the external terminals.
  • the switching circuit when the ACK from the master has been confirmed at the time I 2 C sequence, the communication apparatus according to controlling the connection (2).
  • the communication device according to (3), wherein the switch circuit controls the connection when the Stop condition from the master is confirmed.
  • the I3C logic circuit is set to open drain when I 2 C sequence, the communication device according to any one of (1) to set in a push-pull during I3C sequence (4).
  • a noise filter is further provided between the external terminal and the I3C logic circuit. The noise filter is set on when I 2 C sequence, the communication device according to any one of the (1) to set off when I3C sequence (5).
  • the power control circuit turns off the power supply to the I3C logic circuit when the I 2 C sequence, either to the turning off the power supply to the I 2 C logic circuit (1) when I3C sequence (6) 1
  • Control data bus and It is provided with a transmitting device and a receiving device that communicate via the control data bus.
  • the transmitter is An I 2 C logic circuit that controls communication with the receiving device via the control data bus according to the I 2 C (Inter-Integrated Circuit) communication standard.
  • An I3C logic circuit that controls communication with the receiving device via the control data bus according to the I3C (Improved Inter Integrated Circuit) communication standard.
  • Communication system having either of the I 2 C logic circuit and the I3C logic circuit, and a switching circuit for controlling the connection between the external terminals.

Abstract

通信装置は、Ｉ2Ｃロジック回路、Ｉ３Ｃロジック回路、外部端子およびスイッチ回路を備えている。Ｉ2Ｃロジック回路は、Ｉ2Ｃ（Inter？Integrated Circuit）の通信規格で制御データバスを介した通信を制御する。Ｉ３Ｃロジック回路は、Ｉ３Ｃ（Improved Inter Integrated Circuit）の通信規格で制御データバスを介した通信を制御する。外部端子は、制御データバスに接続される。スイッチ回路は、Ｉ2Ｃロジック回路およびＩ３Ｃロジック回路のいずれかと、外部端子との接続を制御する。

Description

通信装置および通信システム
　本開示は、通信装置および通信システムに関する。
　従来、複数のデバイスが実装されたボード内での通信に用いられるバスＩＦ（Interface）として、例えば、Ｉ2Ｃ（Inter-Integrated Circuit）が多く利用されている。また、近年、Ｉ2Ｃの高速化が求められており、次世代の規格としてＩ３Ｃ（Improved Inter Integrated Circuit）の規定が進行している。Ｉ３Ｃを用いた通信システムが、例えば、特許文献１に開示されている。
国際公開ＷＯ２０１７／０６１３３０
　現在、通信システムにおいてＩ2Ｃが主流となっているため、しばらくの間、Ｉ2ＣおよびＩ３Ｃが共存する通信システムが用いられると予想される。このような２つの規格が共存する通信システムにおいては、省スペース化が求められると予想される。従って、Ｉ2ＣおよびＩ３Ｃが共存する通信システムにおいて、省スペース化の可能な通信装置および通信システムを提供することが望ましい。
　本開示の一側面に係る通信装置は、Ｉ2Ｃロジック回路、Ｉ３Ｃロジック回路、外部端子およびスイッチ回路を備えている。Ｉ2Ｃロジック回路は、Ｉ2Ｃの通信規格で制御データバスを介した通信を制御する。Ｉ３Ｃロジック回路は、Ｉ３Ｃの通信規格で制御データバスを介した通信を制御する。外部端子は、制御データバスに接続される。スイッチ回路は、Ｉ2Ｃロジック回路およびＩ３Ｃロジック回路のいずれかと、外部端子との接続を制御する。
　本開示の一側面に係る通信システムは、制御データバスと、制御データバスを介して通信を行う送信装置および受信装置とを備えている。送信装置は、Ｉ2Ｃロジック回路、Ｉ３Ｃロジック回路、外部端子およびスイッチ回路を備えている。Ｉ2Ｃロジック回路は、Ｉ2Ｃの通信規格で制御データバスを介した受信装置との通信を制御する。Ｉ３Ｃロジック回路は、Ｉ３Ｃの通信規格で制御データバスを介した受信装置との通信を制御する。外部端子は、制御データバスに接続される。スイッチ回路は、Ｉ2Ｃロジック回路およびＩ３Ｃロジック回路のいずれかと、外部端子との接続を制御する。
　本開示の一側面に係る送信装置、および本開示の一側面に係る通信システムでは、Ｉ2Ｃロジック回路およびＩ３Ｃロジック回路が設けられており、Ｉ2Ｃロジック回路およびＩ３Ｃロジック回路のいずれかと、外部端子との接続を制御するスイッチ回路が設けられている。これにより、Ｉ2Ｃロジック回路およびＩ３Ｃロジック回路のそれぞれに対して、外部端子を設けた場合よりも、外部端子の数が削減される。
通信システムの概略構成例を表す図である。 図１のイメージセンサに設けられたスレーブの概略構成の一例を表す図である。 図１のイメージセンサに設けられたスレーブの概略構成の一変形例を表す図である。 図２、図３のスレーブにおける２つのロジック回路の切り換え手順の一例を表す図である。 図２、図３のスレーブにおける２つのロジック回路の切り換えをまとめた図である。 図１のイメージセンサの概略構成の一変形例を表す図である。
＜１．実施の形態＞
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。
　図１は、本開示の一実施の形態に係る通信システム１０００の概略構成例を表したものである。通信システム１０００は、カメラデバイスを搭載したシステムに適用可能であり、例えば、監視カメラ（例えば、ホームセキュリティシステム）や、産業機器（例えば、カメラによる故障検知機能の付いた機器）、ロボティクス（例えば、カメラを搭載したドローン）、モバイル機器（例えば、カメラを搭載したスマートフォン）などに適用可能である。通信システム１０００は、画像データバス６００および制御データバス７００を備えている。画像データバス６００および制御データバス７００は、通信システム１０００内のデバイス間もしくはデバイス内に実装され得る。通信システム１０００は、例えば、カメラデバイスであり、画像データバス６００および制御データバス７００は、カメラデバイス内に実装され、イメージセンサ２００およびプロセッサ１００に接続されている。制御データバス７００は、さらに、複数のスレーブ３００，４００，５００に接続され得る。
　図１では、ＭＩＰＩによって規定されたＣ－ＰＨＹもしくはＤ－ＰＨＹ（すなわち、高速差動リンク）の画像データバス６００を介して、イメージセンサ２００のトランスミッタ２００ａから、プロセッサ１００のレシーバ１００ａへ画像データが送られ得る。制御データバス７００は、Ｉ2ＣおよびＩ３Ｃのいずれの通信規格でも動作するために構成可能である３本の配線を有している。従って、制御データバス７００は、３本の配線として、クロックラインＳＣＬ、データラインＳＤＡおよび入出力ラインＧＰＩＯ（General-purpose input/output）を有している。データラインＳＤＡは、Ｉ2ＣおよびＩ３Ｃのいずれかの通信規格に従って、イメージセンサ２００のスレーブ２００ｂから、プロセッサ１００のマスタ１００ｂへ画像データを搬送し得る。クロックラインＳＣＬは、Ｉ2ＣおよびＩ３Ｃのいずれかの通信規格に従って、制御データバス７００を介したデータ転送を同期させるために使用されるクロック信号を搬送し得る。入出力ラインＧＰＩＯは、Ｉ2Ｃの機能を利用するために使用される制御信号を搬送し得る。制御データバス７００は、マスタ１００ｂと、４台のスレーブ２００ｂ，３００，４００，５００とが３本の配線（クロックラインＳＣＬ、データラインＳＤＡおよび入出力ラインＧＰＩＯ）を介して接続されて構成され得る。
　プロセッサ１００は、図１に示したように、レシーバ１００ａおよびマスタ１００ｂを有している。レシーバ１００ａは、例えば、ＭＰＵ（Micro Processing Unit）などの演算回路で構成される、１または２以上のプロセッサや、各種処理回路などで構成される。マスタ１００ｂは、例えば、ＭＰＵなどの演算回路で構成される、１または２以上のプロセッサや、各種処理回路などで構成される。マスタ１００ｂは、本開示の「受信装置」「マスタ」の一具体例に相当する。
　イメージセンサ２００は、図１に示したように、トランスミッタ２００ａおよびスレーブ２００ｂを有している。トランスミッタ２００ａは、例えば、ＭＰＵなどの演算回路で構成される、１または２以上のプロセッサや、各種処理回路などで構成される。スレーブ２００ｂは、例えば、ＭＰＵなどの演算回路で構成される、１または２以上のプロセッサや、各種処理回路などで構成される。スレーブ２００ｂは、本開示の「通信装置」「送信装置」の一具体例に相当する。
　イメージセンサ２００は、例えば、撮像により画像データを取得する撮像部を有している。撮像部は、例えば、光学レンズなどを通して得られた光学的な画像信号を画像データに変換する。撮像部は、例えば、例えばＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを含んで構成されている。撮像部は、アナログ－デジタル変換回路を有しており、アナログの画像データをデジタルの画像データに変換する。撮像部は、撮像により画像データＡを取得し、取得した画像データをトランスミッタ２００ａまたはスレーブ２００ｂに出力する。
　クロックラインＳＣＬ、データラインＳＤＡおよび入出力ラインＧＰＩＯは、マスタ１００ｂおよびスレーブ２００ｂの間で信号を伝送するために用いられる。例えば、データラインＳＤＡを介して、１ビットずつ逐次的にシリアルデータが伝送され、クロックラインＳＣＬを介して、所定の周波数のシリアルクロックが伝送される。制御データバス７００において、マスタ１００ｂは、スレーブ２００ｂ，３００，４００，５００全てを対象として一斉にデータを伝送したり、スレーブ２００ｂ，３００，４００，５００それぞれをアドレスで指定して個々にデータを伝送したりすることができる。また、制御データバス７００において、スレーブ２００ｂは、マスタ１００ｂ，スレーブ３００，４００，５００全てを対象として一斉にデータを伝送したり、マスタ１００ｂ，スレーブ３００，４００，５００それぞれをアドレスで指定して個々にデータを伝送したりすることができる。
　次に、スレーブ２００ｂの概略構成について説明する。図２は、スレーブ２００ｂの概略構成例を表したものである。スレーブ２００ｂは、例えば、図２に示したように、Ｉ2Ｃロジック回路１０、Ｉ３Ｃロジック回路２０、Ｉ／Ｏ回路３１，３２、ノイズフィルタ３３，３４、レジスタ回路４０、ＧＰＩＯロジック回路５０、Ｉ／Ｏ回路６０および電源制御回路７０を有している。スレーブ２００ｂは、さらに、例えば、図２に示したように、バス８０を有している。バス８０には、Ｉ2Ｃロジック回路１０、Ｉ３Ｃロジック回路２０、レジスタ回路４０、ＧＰＩＯロジック回路５０および電源制御回路７０が接続されている。バス８０は、例えば、ＡＭＢＡ（Advanced Microcontroller Bus Architecture）などのオンチップ・バスである。なお、Ｉ2Ｃロジック回路１０の、ＳＣＬ端子ｐ１およびＳＤＡ端子ｐ２側の入力端には、Ｉ３Ｃロジック回路２０の、ＳＣＬ端子ｐ１およびＳＤＡ端子ｐ２側の入力端に設けられたノイズフィルタ３３，３４と同様の機能を有するノイズフィルタが設けられているが、図２では、Ｉ2Ｃロジック回路１０の、ＳＣＬ端子ｐ１およびＳＤＡ端子ｐ２側の入力端に設けられたノイズフィルタの記載が割愛されている。
　Ｉ2Ｃロジック回路１０が、本開示の「Ｉ2Ｃロジック回路」の一具体例に相当する。Ｉ３Ｃロジック回路２０が、本開示の「Ｉ３Ｃロジック回路」の一具体例に相当する。ノイズフィルタ３３，３４が、本開示の「ノイズフィルタ」の一具体例に相当する。レジスタ回路４０が、本開示の「レジスタ」の一具体例に相当する。
　スレーブ２００ｂは、さらに、複数の外部端子を有している。スレーブ２００ｂは、複数の外部端子として、例えば、ＳＣＬ端子ｐ１、ＳＤＡ端子ｐ２、ＧＰＩＯ端子ｐ３，ｐ４、Ｉ／Ｏ電源端子ｐ５およびロジック電源端子ｐ６，ｐ７を有している。ＳＣＬ端子ｐ１、ＳＤＡ端子ｐ２およびＧＰＩＯ端子ｐ３，ｐ４が、本開示の「外部端子」の一具体例に相当する。ＳＣＬ端子ｐ１がクロックラインＳＣＬに接続されており、ＳＤＡ端子ｐ２がデータラインＳＤＡに接続されており、ＧＰＩＯ端子ｐ３，ｐ４が入出力ラインＧＰＩＯに接続されている。Ｉ／Ｏ電源端子ｐ５は、Ｉ／Ｏ回路３１，３２，６０に電力を供給するための端子であり、Ｉ／Ｏ回路３１，３２，６０に接続されている。ロジック電源端子ｐ６は、Ｉ2Ｃロジック回路１０、Ｉ３Ｃロジック回路２０およびＧＰＩＯロジック回路５０に電力を供給するための端子であり、Ｉ2Ｃロジック回路１０、Ｉ３Ｃロジック回路２０およびＧＰＩＯロジック回路５０に接続されている。ロジック電源端子ｐ７は、図示されていない他のロジック回路に電力を供給するための端子であり、図示されていない他のロジック回路に接続されている。
　Ｉ2Ｃロジック回路１０は、Ｉ2Ｃの通信規格で制御データバス７００を介した通信を制御する。Ｉ2Ｃロジック回路１０は、例えば、バス８０を介して入力された信号に基づいて、Ｉ2Ｃの通信規格に対応した信号を生成し、Ｉ／Ｏ回路３１，３２に出力する。Ｉ2Ｃロジック回路１０は、さらに、ＳＣＬ端子ｐ１およびＳＤＡ端子ｐ２から入力された、Ｉ2Ｃの通信規格に対応した信号に対して所定の処理を行い、それにより得られた信号を、バス８０を介して、所定のデバイスに出力する。
　Ｉ３Ｃロジック回路２０は、Ｉ３Ｃの通信規格で制御データバス７００を介した通信を制御する。Ｉ３Ｃロジック回路２０は、例えば、バス８０を介して入力された信号に基づいて、Ｉ３Ｃの通信規格に対応した信号を生成し、Ｉ／Ｏ回路３１，３２に出力する。Ｉ３Ｃロジック回路２０は、さらに、ＳＣＬ端子ｐ１およびＳＤＡ端子ｐ２から入力された、Ｉ３Ｃの通信規格に対応した信号に対して所定の処理を行い、それにより得られた信号を、バス８０を介して、所定のデバイスに出力する。Ｉ３Ｃロジック回路２０は、さらに、Ｉ2Ｃシーケンス時にオープンドレインに設定し、Ｉ３Ｃシーケンス時にプッシュプルに設定する。
　Ｉ／Ｏ回路３１は、スイッチ回路３１ａを有している。スイッチ回路３１ａは、本開示の「スイッチ回路」の一具体例に相当する。スイッチ回路３１ａは、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０のいずれかと、ＳＣＬ端子ｐ１との接続を制御する。スイッチ回路３１ａは、例えば、レジスタ回路４０から得られた状態値（Ｒｅｇ値）に基づいて、上記接続を制御する。スイッチ回路３１ａは、さらに、例えば、Ｉ2Ｃシーケンス時にマスタ１００ｂからのＡＣＫが確認されたときに、上記接続を制御する。スイッチ回路３１ａは、さらに、例えば、マスタ１００ｂからのＳｔｏｐコンディション（ＳＣＬ＝Ｈ，ＳＤＡ＝Ｌ→Ｈ）が確認されたときに、上記接続を制御する。
　スイッチ回路３１ａは、例えば、レジスタ回路４０から得られた状態値（Ｒｅｇ値）に基づいて、Ｉ2Ｃロジック回路１０の信号およびＩ３Ｃロジック回路２０の信号のいずれかをＳＣＬ端子ｐ１に出力する。このとき、状態値は、例えば、Ｉ2Ｃシーケンスの実行を意味するフラグ（以下、「フラグＡ」と称する。）と、Ｉ３Ｃシーケンスの実行を意味するフラグ（以下、「フラグＢ」と称する。）とを採り得る。状態値がフラグＡとなっている場合、スイッチ回路３１ａは、Ｉ2Ｃロジック回路１０の信号をＳＣＬ端子ｐ１に出力する。状態値がフラグＢとなっている場合、スイッチ回路３１ａは、Ｉ３Ｃロジック回路２０の信号をＳＣＬ端子ｐ１に出力する。Ｉ／Ｏ回路３１は、さらに、例えば、ＳＣＬ端子ｐ１に入力された信号をＩ2Ｃロジック回路１０に出力するとともに、ノイズフィルタ３３を介してＩ３Ｃロジック回路２０に出力する回路を有している。
　Ｉ／Ｏ回路３２は、スイッチ回路３２ａを有している。スイッチ回路３２ａは、本開示の「スイッチ回路」の一具体例に相当する。スイッチ回路３２ａは、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０のいずれかと、ＳＤＡ端子ｐ２との接続を制御する。スイッチ回路３２ａは、例えば、レジスタ回路４０から得られた状態値に基づいて、上記接続を制御する。スイッチ回路３２ａは、さらに、例えば、Ｉ2Ｃシーケンス時にマスタ１００ｂからのＡＣＫが確認されたときに、上記接続を制御する。スイッチ回路３２ａは、さらに、例えば、マスタ１００ｂからのＳｔｏｐコンディションが確認されたときに、上記接続を制御する。
　スイッチ回路３２ａは、例えば、レジスタ回路４０から得られた状態値に基づいて、Ｉ2Ｃロジック回路１０の信号およびＩ３Ｃロジック回路２０の信号のいずれかをＳＤＡ端子ｐ２に出力する。このとき、状態値がフラグＡとなっている場合、スイッチ回路３２ａは、Ｉ2Ｃロジック回路１０の信号をＳＤＡ端子ｐ２に出力する。状態値がフラグＢとなっている場合、スイッチ回路３２ａは、Ｉ３Ｃロジック回路２０の信号をＳＤＡ端子ｐ２に出力する。Ｉ／Ｏ回路３２は、さらに、例えば、ＳＤＡ端子ｐ２に入力された信号をＩ2Ｃロジック回路１０に出力するとともに、ノイズフィルタ３４を介してＩ３Ｃロジック回路２０に出力する回路を有している。
　ノイズフィルタ３３は、ＳＣＬ端子ｐ１とＩ３Ｃロジック回路２０との間に設けられている。ノイズフィルタ３３は、レジスタ回路４０から得られた状態値に基づいて、Ｉ／Ｏ回路３１からの信号を処理するデジタルフィルタである。状態値がフラグＡとなっている場合、ノイズフィルタ３３は、Ｉ／Ｏ回路３１からの信号に対して所定のフィルタ処理を行う。つまり、この場合、ノイズフィルタ３３では、デジタルフィルタがオンとなっている。状態値がフラグＢとなっている場合、ノイズフィルタ３３は、Ｉ／Ｏ回路３１からの信号に対してフィルタ処理を行わず、Ｉ／Ｏ回路３１からの信号をそのまま、Ｉ2Ｃロジック回路１０に出力する。つまり、この場合、ノイズフィルタ３３では、デジタルフィルタがオフとなっている。
　ノイズフィルタ３４は、ＳＤＡ端子ｐ２とＩ３Ｃロジック回路２０との間に設けられている。ノイズフィルタ３４は、レジスタ回路４０から得られた状態値に基づいて、Ｉ／Ｏ回路３２からの信号を処理するデジタルフィルタである。状態値がフラグＡとなっている場合、ノイズフィルタ３４は、Ｉ／Ｏ回路３２からの信号に対して所定のフィルタ処理を行う。つまり、この場合、ノイズフィルタ３４では、デジタルフィルタがオンとなっている。状態値がフラグＢとなっている場合、ノイズフィルタ３４は、Ｉ／Ｏ回路３２からの信号に対してフィルタ処理を行わず、Ｉ／Ｏ回路３２からの信号をそのまま、Ｉ３Ｃロジック回路２０に出力する。つまり、この場合、ノイズフィルタ３４では、デジタルフィルタがオフとなっている。
　レジスタ回路４０は、例えば、所定のビットに、上述の状態値を格納している。
　ＧＰＩＯロジック回路５０は、バス８０を介して入力された信号に基づいて、Ｉ2Ｃの機能に対応した信号を生成し、ＧＰＩＯ端子ｐ３，ｐ４に出力する。ＧＰＩＯロジック回路５０は、さらに、ＧＰＩＯ端子ｐ３，ｐ４から入力された、Ｉ2Ｃの機能に対応した信号に対して所定の処理を行い、それにより得られた信号を、バス８０を介して、所定のデバイスに出力する。
　Ｉ／Ｏ回路６０は、ＧＰＩＯロジック回路５０からの信号をＧＰＩＯ端子ｐ３，ｐ４に出力する回路を有している。Ｉ／Ｏ回路６０は、さらに、ＧＰＩＯ端子ｐ３，ｐ４に入力された信号をＧＰＩＯロジック回路５０に出力する回路を有している。
　電源制御回路７０は、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０に供給する電力を制御する。電源制御回路７０は、例えば、上述の状態値に基づいて、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０に供給する電力を制御する。電源制御回路７０は、例えば、バス８０に所定の信号が入力されると、Ｉ2Ｃロジック回路１０、Ｉ３Ｃロジック回路２０、Ｉ／Ｏ回路３１，３２、ＧＰＩＯロジック回路５０およびＩ／Ｏ回路６０に対して電力の供給を開始する（電源オン）。電源制御回路７０は、例えば、Ｉ2Ｃシーケンスがスタートすると、Ｉ2Ｃロジック回路１０に対して電力を供給するとともに、Ｉ３Ｃロジック回路２０に対する電力供給を停止する。電源制御回路７０は、例えば、Ｉ３Ｃシーケンスがスタートすると、Ｉ３Ｃロジック回路２０に対して電力を供給するとともに、Ｉ2Ｃロジック回路１０に対する電力供給を停止する（電源オフ）。
　電源制御回路７０は、Ｉ３Ｃロジック回路２０に対する電力供給を停止する代わりに、以下の動作を実行してもよい。電源制御回路７０は、例えば、Ｉ３Ｃロジック回路２０のクロック周波数を下げたり、Ｉ３Ｃロジック回路２０へ供給する電源電圧を下げたりしてもよい。電源制御回路７０は、Ｉ2Ｃロジック回路１０に対する電力供給を停止する代わりに、以下の動作を実行してもよい。電源制御回路７０は、例えば、Ｉ2Ｃロジック回路１０のクロック周波数を下げたり、Ｉ2Ｃロジック回路１０へ供給する電源電圧を下げたりしてもよい。
　イメージセンサ２００は、例えば、図３に示したように、不揮発性メモリ（ＮＶＭ）１１０と、ファームウェアをロードして実行する制御部（ＦＷ制御部）１２０とを有していてもよい。ＮＶＭ１１０は、例えば、レジスタ回路４０に格納された状態値（Ｒｅｇ値）に対応する状態値（ＮＶＭ値）を記憶している。ＦＷ制御部１２０は、例えば、スレーブ２００ｂにおけるデータ伝送を制御する。ＦＷ制御部１２０は、例えば、ＮＶＭ１１０から読み出した状態値を、レジスタ回路４０の所定のビットに格納する。ＮＶＭ１１０が、本開示の「メモリ」の一具体例に相当する。
[動作]
　次に、本実施の形態に係るスレーブ２００ｂの動作について説明する。
　図４は、スレーブ２００ｂにおける２つのロジック回路（Ｉ2Ｃロジック回路１０、Ｉ３Ｃロジック回路２０）の切り換え手順の一例を表したものである。まず、スレーブ２００ｂが、バス８０に所定の信号が入力されたのを検出すると、電源制御回路７０に対して、電力の供給開始を指示する。すると、電源制御回路７０は、Ｉ2Ｃロジック回路１０、Ｉ３Ｃロジック回路２０、Ｉ／Ｏ回路３１，３２、ＧＰＩＯロジック回路５０およびＩ／Ｏ回路６０に対して電力の供給を開始する（電源オン）（ステップＳ１０１）。このとき、電源制御回路７０は、図２に示していない他のロジック回路に対しては電力を供給しなくてもよい（電源オフ）。
　次に、スレーブ２００ｂは、Ｉ2Ｃシーケンスをスタートする（ステップＳ１０２）。スレーブ２００ｂは、例えば、Ｉ2Ｃロジック回路１０、Ｉ／Ｏ回路３１，３２およびノイズフィルタ３３，３４に対して、Ｉ2Ｃシーケンスのスタートを指示する。すると、Ｉ2Ｃロジック回路１０、Ｉ／Ｏ回路３１，３２およびノイズフィルタ３３，３４は、制御条件に従って、Ｉ2Ｃ動作を開始する（ステップＳ１０３）。このときの制御条件が、例えば、“オープンドレイン設定”、および“ノイズフィルタ３３，３４オフ”となっているとする。この場合には、Ｉ／Ｏ回路３１，３２はオープンドレインに設定し、ノイズフィルタ３３，３４は、デジタルフィルタをオフする。Ｉ2Ｃロジック回路１０は、制御条件が満たされた段階で、Ｉ2Ｃ動作を開始する。
　次に、Ｉ2Ｃロジック回路１０は、ＮＶＭ１１０から状態値（ＮＶＭ値）を読み取るか、または、レジスタ回路４０から状態値（Ｒｅｇ値）を読み取る（ステップＳ１０４）。続いて、Ｉ2Ｃロジック回路１０は、レジスタ回路４０の状態値（Ｒｅｇ値）を、フラグＡ（Ｉ2Ｃ）からフラグＢ（Ｉ３Ｃ）に切り替える（ステップＳ１０５）。
　次に、スレーブ２００ｂは、Ｉ2Ｃシーケンス時にマスタ１００ｂからのＡＣＫおよびＳｔｏｐコンディションが入力されたか否かを確認する（ステップＳ１０６）。その結果、Ｉ2Ｃシーケンス時にマスタ１００ｂからのＡＣＫおよびＳｔｏｐコンディションの双方が確認されたときには（ステップＳ１０６；Ｙ）、スレーブ２００ｂは、内部ロジックをＩ３Ｃに変更し、Ｉ３Ｃコマンド発行開始状態に移行する（ステップＳ１０８）。具体的には、スレーブ２００ｂは、スイッチ回路３１ａに対して、Ｉ３Ｃロジック回路２０とＳＣＬ端子ｐ１とを接続するよう指示するとともに、スイッチ回路３２ａに対して、Ｉ３Ｃロジック回路２０とＳＤＡ端子ｐ２とを接続するよう指示する。すると、スイッチ回路３１ａは、Ｉ３Ｃロジック回路２０とＳＣＬ端子ｐ１とを接続し、スイッチ回路３２ａは、Ｉ３Ｃロジック回路２０とＳＤＡ端子ｐ２とを接続する。このとき、スレーブ２００ｂは、電源制御回路７０に対して、Ｉ2Ｃロジック回路１０に対する電力供給の停止を指示してもよい。この場合、電源制御回路７０は、Ｉ2Ｃロジック回路１０に対する電力供給を停止する。
　ステップＳ１０６において、Ｉ2Ｃシーケンス時にマスタ１００ｂからのＡＣＫおよびＳｔｏｐコンディションの双方が確認されなかったときには（ステップＳ１０６；Ｎ）、スレーブ２００ｂは、ステップＳ１０２からのやり直し（リトライ）を実施する（ステップＳ１０７）
　スレーブ２００ｂは、内部ロジックをＩ３Ｃに変更するに伴って、Ｉ３Ｃシーケンスをスタートする（ステップＳ１０９）。スレーブ２００ｂは、例えば、Ｉ３Ｃロジック回路２０、Ｉ／Ｏ回路３１，３２およびノイズフィルタ３３，３４に対して、Ｉ３Ｃシーケンスのスタートを指示する。すると、Ｉ３Ｃロジック回路２０、Ｉ／Ｏ回路３１，３２およびノイズフィルタ３３，３４は、制御条件に従って、Ｉ３Ｃ動作を開始する（ステップＳ１１０）。このときの制御条件が、例えば、“プッシュプル設定”、および“ノイズフィルタ３３，３４オン”となっているとする。この場合には、Ｉ／Ｏ回路３１，３２はプッシュプルに設定し、ノイズフィルタ３３，３４は、デジタルフィルタをオンする。Ｉ３Ｃロジック回路２０は、制御条件が満たされた段階で、Ｉ３Ｃ動作を開始する。
　なお、このときの制御条件が、例えば、“オープンドレイン設定”、および“ノイズフィルタ３３，３４オン”となっていてもよい。この場合には、Ｉ／Ｏ回路３１，３２はオープンドレインに設定し、ノイズフィルタ３３，３４は、デジタルフィルタをオンする。Ｉ３Ｃロジック回路２０は、制御条件が満たされた段階で、Ｉ３Ｃ動作を開始する。
　スレーブ２００ｂは、Ｉ３Ｃシーケンスが正常に起動したか否かを判定する（ステップＳ１１１）。その結果、Ｉ３Ｃシーケンスが正常に起動した場合には（ステップＳ１１１；Ｙ）、スレーブ２００ｂは、切り換え動作を終了する。一方、Ｉ３Ｃシーケンスが正常に起動しなかった場合には（ステップＳ１１１；Ｎ）、スレーブ２００ｂは、例えば、ステップＳ１０２からのやり直し（リトライ）を実施する（ステップＳ１１２）。スレーブ２００ｂは、例えば、ステップＳ１１２の代わりに、Ｔビット（１ビットパリティ）が入力されたか否かを確認してもよい（ステップＳ１１４）。この場合、スレーブ２００ｂは、Ｔビット（１ビットパリティ）が入力されたのを確認したときには、Ｉ３Ｃシーケンスのアボートを指示する。１ビットパリティ（Ｔ）は、マスタ１００ｂにおいて、Ｉ３Ｃシーケンスにおける誤りを検出するために用いられる。スレーブ２００ｂは、Ｉ３Ｃシーケンスをアボートし（ステップＳ１１５）、ステップＳ１０２を実施する。
　なお、Ｉ３Ｃロジック回路２０がＩ2Ｃロジック回路２１を内蔵していてもよい。この場合、スレーブ２００ｂは、例えば、Ｉ2Ｃシーケンスをスタートする際に、Ｉ2Ｃロジック回路１０に対してではなく、Ｉ３Ｃロジック回路２０に対して、Ｉ2Ｃシーケンスのスタートを指示してもよい。このとき、Ｉ３Ｃロジック回路２０は、内蔵するＩ2Ｃロジック回路２１を用いて、Ｉ2Ｃ動作を実行することができる。
　上述した切替動作を図５にまとめた。図５において、「Ｉ３Ｃ＋Ｉ2Ｃ」は、Ｉ３Ｃロジック回路２０がＩ３Ｃシーケンスを実行したり、Ｉ３Ｃロジック回路２０に内蔵されたＩ2Ｃロジック回路２１がＩ2Ｃシーケンスをしたりする場合を指している。「Ｉ３Ｃ＋Ｉ2Ｃ」において、ノイズフィルタ３３，３４は、デジタルフィルタを常時、オフする。「Ｉ３Ｃ＋Ｉ2Ｃ」において、Ｉ2Ｃシーケンスが実行される際には、Ｉ2Ｃロジック回路２１の電源がオンされるとともに、Ｉ３Ｃロジック回路２０の電源がオフされる。「Ｉ３Ｃ＋Ｉ2Ｃ」において、Ｉ３Ｃシーケンスが実行される際には、Ｉ2Ｃロジック回路２１の電源がオフされるとともに、Ｉ３Ｃロジック回路２０の電源がオンされる。
[効果]
　次に、本実施の形態に係るスレーブ２００ｂおよび通信システム１０００の効果について説明する。
　本実施の形態では、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０が併設され、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０のいずれかと、ＳＣＬ端子ｐ１およびＳＤＡ端子ｐ２との接続を制御するスイッチ回路３１ａ，３２ａが設けられている。これにより、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０のそれぞれに対して、ＳＣＬ端子ｐ１およびＳＤＡ端子ｐ２を設けた場合よりも、外部端子の数を削減することができる。その結果、Ｉ2ＣおよびＩ３Ｃが共存する通信システムにおいて、省スペース化を図ることができる。
　本実施の形態では、レジスタ回路４０から得られた状態値（Ｒｅｇ値）、または、もしくはＮＶＭ１１０から得られた状態値（ＮＶＭ値）に基づいて、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０のいずれかと、ＳＣＬ端子ｐ１およびＳＤＡ端子ｐ２との接続が制御される。これにより、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０のいずれかと、ＳＣＬ端子ｐ１およびＳＤＡ端子ｐ２との接続を切り換えるための外部端子を省略することができる。その結果、その結果、Ｉ2ＣおよびＩ３Ｃが共存する通信システムにおいて、省スペース化を図ることができる。
　本実施の形態では、Ｉ2Ｃシーケンス時にマスタ１００ｂからのＡＣＫが確認されたときに、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０のいずれかと、ＳＣＬ端子ｐ１との接続が制御される。これにより、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０のいずれかと、ＳＣＬ端子ｐ１およびＳＤＡ端子ｐ２との接続を切り換えるための外部端子を省略することができる。その結果、その結果、Ｉ2ＣおよびＩ３Ｃが共存する通信システムにおいて、省スペース化を図ることができる。
　本実施の形態では、マスタ１００ｂからのＳｔｏｐコンディションが確認されたときに、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０のいずれかと、ＳＣＬ端子ｐ１との接続が制御される。これにより、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０のいずれかと、ＳＣＬ端子ｐ１およびＳＤＡ端子ｐ２との接続を切り換えるための外部端子を省略することができる。その結果、その結果、Ｉ2ＣおよびＩ３Ｃが共存する通信システムにおいて、省スペース化を図ることができる。
　本実施の形態では、Ｉ３Ｃロジック回路は、Ｉ2Ｃシーケンス時にオープンドレインに設定し、Ｉ３Ｃシーケンス時にプッシュプルに設定する。これにより、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０を併設したことに伴う、ノイズに対するぜい弱性を抑制することができる。
　本実施の形態では、ＳＣＬ端子ｐ１とＩ３Ｃロジック回路２０との間にノイズフィルタ３３が設けられ、ＳＤＡ端子ｐ２とＩ３Ｃロジック回路２０との間にノイズフィルタ３４が設けられる。これにより、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０を併設したことに伴う、ノイズに対するぜい弱性を抑制することができる。
　本実施の形態では、Ｉ2Ｃシーケンス時にＩ３Ｃロジック回路２０への電力供給がオフされ、Ｉ３Ｃシーケンス時にＩ2Ｃロジック回路１０への電力供給がオフされる。これにより、使用していない回路による電力消費を抑えることができる。
　本実施の形態では、レジスタ回路４０から得られた状態値（Ｒｅｇ値）、または、もしくはＮＶＭ１１０から得られた状態値（ＮＶＭ値）に基づいて、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０に供給する電力が制御される。これにより、Ｉ2ＣおよびＩ３Ｃが共存する通信システムにおいて、省スペース化を図りつつ、使用していない回路による電力消費を抑えることができる。
　以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　本開示の一側面に係る通信装置、および本開示の一側面に係る通信システムによれば、Ｉ2Ｃロジック回路およびＩ３Ｃロジック回路を併設し、Ｉ2Ｃロジック回路およびＩ３Ｃロジック回路のいずれかと、外部端子との接続を制御するスイッチ回路を設けるようにしたので、Ｉ2Ｃロジック回路およびＩ３Ｃロジック回路のそれぞれに対して、外部端子を設けた場合よりも、外部端子の数を削減することができる。その結果、Ｉ2ＣおよびＩ３Ｃが共存する通信システムにおいて、省スペース化を図ることができる。
＜２．変形例＞
　上記実施の形態において、イメージセンサ２００は、Ｉ2Ｃロジック回路およびＩ３Ｃロジック回路の切り換えに伴って、切り換え後のロジック回路からプロセッサ１００のマスタ１００ｂへ出力される画像データの方式も切り換えるようになっていてもよい。
　図６は、イメージセンサ２００の機能ブロックの一変形例を表したものである。本変形例では、トランスミッタ２００ａは、撮像部２１０から出力された画像データに基づいて、ｍｉｐｉ ＣＳＩ－２規格もしくはｍｉｐｉ ＣＳＩ－２後継規格の伝送方式に対応した画像データ２２０Ａを生成し、送出するｍｉｐｉＬＩＮＫデータ処理部２２０を有する。本変形例では、トランスミッタ２００ａは、さらに、ｍｉｐｉＬＩＮＫデータ処理部２２０から送出された画像データ２２０Ａを、ｍｉｐｉ ＣＳＩ－２もしくはｍｉｐｉ ＣＳＩ－２後継規格で画像データバス６００に送出するｍｉｐｉＰＨＹ層２６０を有する。
　撮像部２１０は、例えば、光学レンズなどを通して得られた光学的な画像信号を画像データに変換する。撮像部２１０は、例えば、例えばＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを含んで構成されている。撮像部２１０は、アナログ－デジタル変換回路を有しており、アナログの画像データをデジタルの画像データに変換する。撮像部２１０は、撮像により画像データ２１０Ａを取得し、取得した画像データ２１０Ａをトランスミッタ２００ａおよびスレーブ２００ｂに出力する。
　本変形例では、スレーブ２００ｂは、取扱データ選択部２３０、Ｉ2ＣＰＨＹ層２４０およびＩ３ＣＰＨＹ層２５０を有する。取扱データ選択部２３０が、本開示の「データ方式切り換え回路」の一具体例に相当する。Ｉ2ＣＰＨＹ層２４０は、Ｉ2Ｃロジック回路１０、Ｉ／Ｏ回路３１，３２およびＩ／Ｏ回路６０を含んで構成される。Ｉ３ＣＰＨＹ層２５０は、Ｉ３Ｃロジック回路２０、Ｉ／Ｏ回路３１，３２、ノイズフィルタ３３，３４およびＩ／Ｏ回路６０を含んで構成される。
　取扱データ選択部２３０は、Ｉ2Ｃロジック回路１０およびＩ３Ｃロジック回路２０の切り換え、または、Ｉ３Ｃロジック回路２０内におけるＩ2ＣロジックおよびＩ３Ｃロジックの切り換えに伴って、切り換え後のロジック回路から出力される画像データの方式を切り換える。取扱データ選択部２３０は、例えば、スレーブ２００ｂにおいて選択されたロジック回路の通信規格（Ｉ2ＣおよびＩ３Ｃのいずれかの通信規格）についてのデータ２３０Ａに応じて、切り換え後のロジック回路から出力される画像データの方式を切り換える。取扱データ選択部２３０は、例えば、Ｉ2Ｃシーケンスが選択された場合（データ２３０ＡがＩ2Ｃシーケンスの選択を示している場合）、画像データ２１０Ａを選択する。取扱データ選択部２３０は、例えば、Ｉ３Ｃシーケンスが選択された場合（データ２３０ＡがＩ３Ｃシーケンスの選択を示している場合）、画像データ２２０Ａを選択する。
　Ｉ2ＣＰＨＹ層２４０は、取扱データ選択部２３０で選択された画像データ２１０Ａを、Ｉ2Ｃプロトコルに従って制御データバス７００に送出する。Ｉ2ＣＰＨＹ層２４０は、制御データバス７００における転送モードがＳＤＲモードとなっている場合、画像データ２１０ＡをＳＤＲデータ（ＤＴ１，…，Ｄｔｎ）に乗せて、制御データバス７００に送出する。Ｉ2ＣＰＨＹ層２４０は、制御データバス７００における転送モードがＨＤＲモードとなっている場合、画像データ２１０ＡをＨＤＲデータ（ＨＤＲ ＷＤｔ）に乗せて、制御データバス７００に送出する。このとき、Ｉ2ＣＰＨＹ層２４０は、マスタ１００ｂからのリードコマンドを用いて、画像データ２１０ＡをＨＤＲデータ（ＨＤＲ ＷＤｔ）に乗せて、制御データバス７００に送出することができる。
　Ｉ３ＣＰＨＹ層２５０は、取扱データ選択部２３０で選択された画像データ２２０Ａを、Ｉ３Ｃプロトコルに従って制御データバス７００に送出する。Ｉ３ＣＰＨＹ層２５０は、制御データバス７００における転送モードがＳＤＲモードとなっている場合、画像データ２２０ＡをＳＤＲデータ（ＤＴ１，…，Ｄｔｎ）に乗せて、制御データバス７００に送出する。Ｉ３ＣＰＨＹ層２５０は、制御データバス７００における転送モードがＨＤＲモードとなっている場合、画像データ２２０ＡをＨＤＲデータ（ＨＤＲ ＷＤｔ）に乗せて、制御データバス７００に送出する。このとき、Ｉ３ＣＰＨＹ層２５０は、マスタ１００ｂからのリードコマンドを用いないで、画像データ２２０ＡをＨＤＲデータ（ＨＤＲ ＷＤｔ）に乗せて、制御データバス７００に送出することができる。
　本変形例では、イメージセンサ２００は、Ｉ2Ｃロジック回路およびＩ３Ｃロジック回路の切り換えに伴って、切り換え後のロジック回路から出力される画像データの方式が切り換えられる。これにより、例えば、選択されたロジック回路の通信規格の伝送速度に適した方式の画像データを選択し、プロセッサ１００のマスタ１００ｂへ出力することができる。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　Ｉ2Ｃ（Inter-Integrated Circuit）の通信規格で制御データバスを介した通信を制御するＩ2Ｃロジック回路と、
　Ｉ３Ｃ（Improved Inter Integrated Circuit）の通信規格で前記制御データバスを介した通信を制御するＩ３Ｃロジック回路と、
　前記制御データバスに接続される外部端子と、
　前記Ｉ2Ｃロジック回路および前記Ｉ３Ｃロジック回路のいずれかと、前記外部端子との接続を制御するスイッチ回路と
　を備えた
　通信装置。
（２）
　前記スイッチ回路は、レジスタもしくはメモリから得られた状態値に基づいて、前記接続を制御する
　（１）に記載の通信装置。
（３）
　前記スイッチ回路は、Ｉ2Ｃシーケンス時にマスタからのＡＣＫが確認されたときに、前記接続を制御する
　（２）に記載の通信装置。
（４）
　前記スイッチ回路は、マスタからのＳｔｏｐコンディションが確認されたときに、前記接続を制御する
　（３）に記載の通信装置。
（５）
　前記Ｉ３Ｃロジック回路は、Ｉ2Ｃシーケンス時にオープンドレインに設定し、Ｉ３Ｃシーケンス時にプッシュプルに設定する
　（１）ないし（４）のいずれか１つに記載の通信装置。
（６）
　前記外部端子と前記Ｉ３Ｃロジック回路との間にノイズフィルタを更に備え、
　前記ノイズフィルタは、Ｉ2Ｃシーケンス時にオンに設定され、Ｉ３Ｃシーケンス時にオフに設定される
　（１）ないし（５）のいずれか１つに記載の通信装置。
（７）
　前記Ｉ2Ｃロジック回路および前記Ｉ３Ｃロジック回路に供給する電力を制御する電源制御回路を更に備え、
　前記電源制御回路は、Ｉ2Ｃシーケンス時に前記Ｉ３Ｃロジック回路への電力供給をオフし、Ｉ３Ｃシーケンス時に前記Ｉ2Ｃロジック回路への電力供給をオフする
　（１）ないし（６）のいずれか１つに記載の通信装置。
（８）
　前記状態値に基づいて、前記Ｉ2Ｃロジック回路および前記Ｉ３Ｃロジック回路に供給する電力を制御する電源制御回路を更に備えた
　（２）ないし（４）のいずれか１つに記載の通信装置。
（９）
　前記Ｉ2Ｃロジック回路および前記Ｉ３Ｃロジック回路の切り換えに伴って、切り換え後のロジック回路から出力される画像データの方式を切り換えるデータ方式切り換え回路を更に備えた
　（１）ないし（８）のいずれか１つに記載の通信装置。
（１０）
　制御データバスと、
　前記制御データバスを介して通信を行う送信装置および受信装置と
　を備え、
　前記送信装置は、
　Ｉ2Ｃ（Inter-Integrated Circuit）の通信規格で前記制御データバスを介した前記受信装置との通信を制御するＩ2Ｃロジック回路と、
　Ｉ３Ｃ（Improved Inter Integrated Circuit）の通信規格で前記制御データバスを介した前記受信装置との通信を制御するＩ３Ｃロジック回路と、
　前記制御データバスに接続された外部端子と、
　前記Ｉ2Ｃロジック回路および前記Ｉ３Ｃロジック回路のいずれかと、前記外部端子との接続を制御するスイッチ回路と
　を有する
　通信システム。
　本出願は、日本国特許庁において２０１９年１２月１２日に出願された日本特許出願番号第２０１９－２２４４８０号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. 　Ｉ2Ｃ（Inter-Integrated Circuit）の通信規格で制御データバスを介した通信を制御するＩ2Ｃロジック回路と、
    　Ｉ３Ｃ（Improved Inter Integrated Circuit）の通信規格で前記制御データバスを介した通信を制御するＩ３Ｃロジック回路と、
    　前記制御データバスに接続される外部端子と、
    　前記Ｉ2Ｃロジック回路および前記Ｉ３Ｃロジック回路のいずれかと、前記外部端子との接続を制御するスイッチ回路と
    　を備えた
    　通信装置。
  2. 　前記スイッチ回路は、レジスタもしくはメモリから得られた状態値に基づいて、前記接続を制御する
    　請求項１に記載の通信装置。
  3. 　前記スイッチ回路は、Ｉ2Ｃシーケンス時にマスタからのＡＣＫが確認されたときに、前記接続を制御する
    　請求項２に記載の通信装置。
  4. 　前記スイッチ回路は、マスタからのＳｔｏｐコンディションが確認されたときに、前記接続を制御する
    　請求項３に記載の通信装置。
  5. 　前記Ｉ３Ｃロジック回路は、Ｉ2Ｃシーケンス時にオープンドレインに設定し、Ｉ３Ｃシーケンス時にプッシュプルに設定する
    　請求項１に記載の通信装置。
  6. 　前記外部端子と前記Ｉ３Ｃロジック回路との間にノイズフィルタを更に備え、
    　前記ノイズフィルタは、Ｉ2Ｃシーケンス時にオンに設定され、Ｉ３Ｃシーケンス時にオフに設定される
    　請求項１に記載の通信装置。
  7. 　前記Ｉ2Ｃロジック回路および前記Ｉ３Ｃロジック回路に供給する電力を制御する電源制御回路を更に備え、
    　前記電源制御回路は、Ｉ2Ｃシーケンス時に前記Ｉ３Ｃロジック回路への電力供給をオフし、Ｉ３Ｃシーケンス時に前記Ｉ2Ｃロジック回路への電力供給をオフする
    　請求項１に記載の通信装置。
  8. 　前記状態値に基づいて、前記Ｉ2Ｃロジック回路および前記Ｉ３Ｃロジック回路に供給する電力を制御する電源制御回路を更に備えた
    　請求項２に記載の通信装置。
  9. 　前記Ｉ2Ｃロジック回路および前記Ｉ３Ｃロジック回路の切り換えに伴って、切り換え後のロジック回路から出力される画像データの方式を切り換えるデータ方式切り換え回路を更に備えた
    　請求項１に記載の通信装置。
  10. 　制御データバスと、
    　前記制御データバスを介して通信を行う送信装置および受信装置と
    　を備え、
    　前記送信装置は、
    　Ｉ2Ｃ（Inter-Integrated Circuit）の通信規格で前記制御データバスを介した前記受信装置との通信を制御するＩ2Ｃロジック回路と、
    　Ｉ３Ｃ（Improved Inter Integrated Circuit）の通信規格で前記制御データバスを介した前記受信装置との通信を制御するＩ３Ｃロジック回路と、
    　前記制御データバスに接続された外部端子と、
    　前記Ｉ2Ｃロジック回路および前記Ｉ３Ｃロジック回路のいずれかと、前記外部端子との接続を制御するスイッチ回路と
    　を有する
    　通信システム。
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