JP2008269626A - データ処理システム - Google Patents

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Abstract

【課題】第１データプロセッサが待機状態にあるとき第２データプロセッサが第１バスにアクセス可能とする。
【解決手段】データ処理システムは、第１データプロセッサと、前記第１データプロセッサに接続される第１バスと、前記第１バスに接続される第２データプロセッサと、前記第２データプロセッサに接続される第２バスとを含む。前記第２データプロセッサは第１バスに一方が接続され内部バスに他方が接続される第１外部インタフェース回路と、第２バスに切り替え回路を介して一方が接続され内部バスに他方が接続される第２外部インタフェース回路と、第２データプロセッサの待機状態において第２外部インタフェース回路の前記一方の代わりに前記第１インタフェース回路の前記一方を前記第２バスに接続する切換え回路とを有する。
【選択図】図１

Description

本発明は、複数のデータプロセッサと複数のシステムバスで構成されるシステムにおいて、データプロセッサ間を接続するバスのデータ転送方式及びデータ転送システムの技術分野に属する。例えば、一のデータプロセッサが他のデータプロセッサの内蔵回路を共有する技術、一のデータプロセッサが他のデータプロセッサの外部バスをアクセスする技術に適用して有効な技術に関する。更に本発明は、データプロセッサの動作プログラムをメモリに初期的に格納するブート制御の技術に関する。
システムの複雑さに伴い、そのシステム上に搭載されるデータプロセッサ及び部品の数が増えてきている。例えば携帯電話のシステムにおいては、従来までは通信を制御するためのベースバンドデータプロセッサがソフトウェア（アプリケーション、キー制御など）やハードウェア（ＲＦ回路、ＬＣＤ、メモリなどの部品）の制御を行っていた。しかし機能の多様化に伴い、全ての処理をベースバンドデータプロセッサ行うことが困難になってきている。従来のＰＣ系のシステムではこの問題をデータプロセッサの動作周波数を向上することで解決していたが、近年のバッテリ駆動型の携帯端末では電池寿命を長くしなくてはいけないという理由から、単純に周波数の高速化による性能向上は行えない。
データプロセッサが行う処理により周波数を可変にする手法も存在するが、実際にシステム上で実現するのは複雑であるため実用化が難しい。また高速動作を行えるデータプロセッサはチップ面積が大きくなる傾向にあり、スタンバイ時の電流値を減らすことが困難である。
この問題を解決するために、従来のデータプロセッサでは処理しきれないアプリケーションをコプロセッサもしくは別のデータプロセッサで処理するといった手段が採られるようになってきている。これにより特定の処理が必要になったときに、その処理に適したデータプロセッサだけを動作することが可能となるため、システム構築が容易となり最終的にはシステム全体の低消費電力化にもつながる。
特開平７−３６７０４号公報
１つのシステム上にデータプロセッサ及びコプロセッサ等のように複数のデータプロセッサが搭載される場合、そのデータプロセッサ同士の接続には共有バスが用いられることが多い。しかしバスを共有できないデータプロセッサや、バス共有を行っていたのではメモリアクセス性能が足りず性能が出せない場合などには、片側のデータプロセッサに別のインタフェースを内蔵し、このインタフェースをもう片側のデータプロセッサのバスに接続することでデータ転送を行う必要が生じる。このインタフェースとして例えばＴＩのＤＳＰ（ＴＭＳ３２０Ｃ５４ｘ）がサポートしているホストポートインタフェースなどがあり、実際にはデータプロセッサに内蔵されたＲＡＭと割り込み機能を用いることによりデータプロセッサ間のデータ転送を行う。ただし転送したデータを使うためにはソフトウェアを実行する必要がある。
システムだけでなくデータプロセッサの機能自体も高機能化している。このためシステム上に複数のデータプロセッサを搭載した場合、お互いのデータプロセッサに搭載された機能を効率良く使うことにより、重複して同じ機能を複数のデータプロセッサがサポートする必要がなくなる。例えばＳＤＲＡＭ（シンクロナスＤＲＡＭ）等に対するメモリインタフェースやＵＳＢ（ユニバーサル・シリアル・バス）、メモリカード、シリアルインタフェースなどである。前記共通バスによらないインタフェースでデータプロセッサ同士が接続されている場合、それぞれのデータプロセッサがサポートしている機能を使うときは、転送されたデータをソフトウェアで処理する必要がある。例えばあるデータプロセッサが別のデータプロセッサのメモリインタフェースを用いて、そのメモリへアクセスしたい場合には、一度前記インタフェースでアクセスするデータを前記別のデータプロセッサに転送した後に、割込みで当該別のデータプロセッサのプログラム実行を起動し、そのプログラムを実行する前記別のデータプロセッサがメモリへのアクセスを行い、アクセス後に再度前記別のデータプロセッサから前記一方のデータプロセッサに対して割り込みを発生して、当該一方のデータプロセッサへ前記インタフェースを介してデータの転送を行う必要があった。
システムの複雑さに起因する別の問題として、実装面積の削減が挙げられる。特に携帯情報端末においては消費電力・コストの観点から実装面積を減らすためにシステムの部品点数を削減することが必要となる。しかしシステムが多機能化するにつれ、それを実現するための部品点数が増加する。特に前述のように複数のデータプロセッサを内蔵するような場合にはこの問題はさらに深刻となる。
従来の技術で述べたようにシステム上に複数のデータプロセッサを搭載して、そのデータプロセッサ同士が共有バスで接続できない場合には、データプロセッサを相互に接続するインタフェースを内蔵する必要が生じる。ＴＩのＤＳＰのようなホストインタフェースはデータプロセッサに内蔵されたＲＡＭと割り込み機能を用いることによりハンドシェイクを行い、データ転送を実現する。この方法ではデータ転送の度に割り込み処理プログラムを実行する必要が生じるため、それまで走っていたプログラムの実行が中断され性能が劣化することがある。特にそのデータプロセッサがサポートする外部インタフェースだけを使いたい場合などに対処するには問題がある。
更に、本発明者は、データプロセッサの動作プログラムをメモリに初期的に格納する技術について検討した。例えば、ＣＰＵの動作プログラムを格納する電気的に書換え可能なフラッシュメモリがオンチップされたマイクロプロセッサにおいて、前記フラッシュメモリに対する初期的なプログラムの書き込みは例えば、その製造段階においてＥＰＲＯＭライタのような書込み装置を用いて行なわれるのが一般的である。しかしながら、そのような書き込み動作はベリファイ処理や再書込みを伴うこともあり処理が複雑な上に時間もかかり、データプロセッサの製造コストを上昇させる原因にもなっている。
本発明の目的は、複雑・多機能化するデータ処理システムにおいて、データプロセッサがメモリインタフェースとは別にデータ転送を行うためのデータ転送インタフェースを実現することにある。更に本発明は、そのインタフェースに接続している別のデータプロセッサもしくはデバイスから、当該データプロセッサの内部機能若しくは当該データプロセッサの外付け回路を効率良く利用することを可能にすることを目的とする。そして本発明は、それによって、システム性能の向上と低コスト化を図り、最終的には低消費電力化を実現しようとするものである。
本発明の別の目的は、データプロセッサが実行すべきプログラムを不揮発性メモリに初期的に書き込む処理が容易なデータ処理システム、更にはデータプロセッサを提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔１〕本発明の第１に観点は、他のデータプロセッサにデータプロセッサの内部バスアクセスを許容するものである。
この観点による本発明は、一のデータプロセッサ（１００）に他のデータプロセッサ（１０１）との接続を可能にするためのインタフェース手段（１１９）を設け、このインタフェース手段に、一のデータプロセッサ内の内部バスに他のデータプロセッサをバスマスタとして接続可能にする機能を設け、内部バスにメモリマップされた周辺機能を前記インタフェース手段を介して外部より当該他のデータプロセッサが直接操作する機能をサポートするものである。これにより、データプロセッサは、実行中のプログラムを中断することなく、別のデータプロセッサの周辺機能等を使うことが可能となる。例えば第１のデータプロセッサが第２のデータプロセッサのメモリインタフェースを使って特定のメモリへアクセスする場合、第１のデータプロセッサは、第２のデータプロセッサの前記インタフェース手段を介して、当該第２データプロセッサの周辺メモリやその他の周辺回路をアクセスして利用することが可能になる。要するに、一のデータプロセッサは別のデータプロセッサの周辺リソースを共有することが可能になる。換言すれば、第１のデータプロセッサは第２のデータプロセッサに内蔵されている別のインタフェース機能を直接使うことができるようになり、システムの高性能化を図ることが可能となる。
上記観点による発明を更に詳述する。上記第１の観点によるデータ処理システムは、第１のデータプロセッサ（１００）及び第２のデータプロセッサ（１０１）を含む。前記第２のデータプロセッサは、前記第１のデータプロセッサが前記第２のデータプロセッサの内部バスのバス権を獲得することを可能とするインタフェース手段（１１９）を内蔵する。前記インタフェース手段は、前記内部バスのバス権を獲得した第１のデータプロセッサによる前記内部バスに接続された入出力回路のアクセスを可能にするものである。
前記入出力回路は、例えば、ＳＤＲＡＭに接続可能なＳＤＲＡＭインタフェース回路、液晶ディスプレイ装置に接続可能なＬＣＤインタフェース回路、メモリカードに接続可能なメモリカードインタフェース回路、シリアルインタフェース回路、揮発性メモリ、電気的に書き換え可能な不揮発性メモリ、及び汎用入出力ポート回路の中から選ばれた単数若しくは複数の回路である。
前記インタフェース手段は、第２のデータプロセッサ内部からのアクセスと前記第１のデータプロセッサからのアクセスとに排他的に応答して動作可能とするバッファＲＡＭ（１０７）を含んでよい。
〔２〕本発明の第２の観点は、他のデータプロセッサに一のデータプロセッサ固有の外部バスに対するアクセスを当該一のデータプロセッサ経由で許容するものである。
この観点による本発明は、第２のデータプロセッサの低消費電力化のために第２のデータプロセッサ（１０１）の待機時（電源をオフもしくはスタンバイ状態）に、第１のデータプロセッサ（１００）とのインタフェースを第２のデータプロセッサ内部で当該第２のデータプロセッサの外付けデバイス（１０４））とインタフェース可能にする手段（１１４）を設ける。これにより、第２のデータプロセッサに接続していたデバイスを、当該第２のデータプロセッサの待機中には外付け回路なしに第１のデータプロセッサが制御できるようになる。要するに、第１のデータプロセッサは、第２のデータプロセッサが待機状態であっても、当該第２のデータプロセッサに接続されている外付け回路を、該第２のデータプロセッサ内部をバイパスさせて制御できる。これによりデータ処理システムを構成する部品点数の削減が行え、低コスト化が可能となる。
上記観点による発明を更に詳述する。上記第２の観点によるデータ処理システムは、第１のデータプロセッサ（１００）、前記第１のデータプロセッサに接続される第１のバス（１０３）、前記第１のバスに接続される第２のデータプロセッサ（１０１）、及び前記第２のデータプロセッサに接続される第２のバス（１０５）を含む。前記第２のデータプロセッサは、前記第１のバスに一方が接続され内部バスに他方が接続される第１の外部インタフェース回路（１１９）と、前記第２のバスに一方が接続される内部バスに他方が接続される第２の外部インタフェース回路（１１３）と、第２のデータプロセッサの待機状態において前記第２の外部インタフェース回路の前記一方の代わりに前記第１のインタフェース回路の前記一方を前記第２のバスに接続する切換え回路（１１４）と、を含む。
前記第２のデータプロセッサの待機状態は、例えば、前記第２のデータプロセッサに含まれるクロック同期回路へのクロック信号の供給が停止される状態である。また、前記第２のデータプロセッサにおいて前記切換え回路の動作電源とその他の回路の動作電源とを分離可能とし、前記第２のデータプロセッサの待機状態に応答して前記その他の回路の全部又は一部への動作電源の供給を停止させる電源制御回路（１１６ｂ）を更に含む。これにより、前記第２のデータプロセッサは待機状態において電力消費が低減される。
前記第２の外部インタフェース回路は、例えば、液晶ディスプレイコントローラに接続可能なＬＣＤインタフェース回路を含む。このとき、前記第２のバスには液晶ディスプレイコントローラが接続される。これにより、前記第１のデータプロセッサは前記切換え回路を介して前記液晶ディスプレイコントローラを制御可能になる。
〔３〕本発明の第３の観点は、リセット動作解除後にデータプロセッサが実行すべき動作プログラムをオンチップの不揮発性メモリやローカルバス上の不揮発性メモリに初期的に書き込むための動作制御を当該データプロセッサを介して可能にするものである。
この観点の本発明によるデータ処理システムは、第１のデータプロセッサ（１００）及び第２のデータプロセッサ（１０１）を含む。前記第２のデータプロセッサは、リセット動作解除後の第１動作モードにおいて前記第１のデータプロセッサにより書き込み可能にされる揮発性メモリ（１０７）と、前記第１動作モードによる書き込み後における命令フェッチの対象を前記揮発性メモリとするＣＰＵ（１０９）と、リセット動作解除後の第２動作モードにおいてＣＰＵによる命令フェッチの対象とされる電気的に書換え可能な不揮発性メモリ（５０２）とを含む。前記第１のデータプロセッサは、第２のデータプロセッサに第１動作モードを指定し、前記揮発性メモリに、前記不揮発性メモリに対する書き込み制御用プログラムを格納して、ＣＰＵに命令フェッチを許可する。これにより、第２のデータプロセッサは、揮発性メモリに書き込まれた書き込み制御プログラムを実行し、これに従って前記オンチップの不揮発性メモリに第１のデータプロセッサの動作プログラムを初期的に書き込むことができる。この動作プログラムを実行するときは、リセット動作解除後に第２動作モードが指定されればよい。
電気的に書き込み可能な不揮発性メモリは第１のデータプロセッサにオンチップされたメモリに限定されない。第１のデータプロセッサのローカルバスに接続された電気的に書換え可能な不揮発性メモリ（５０１）であってもよい。
第３の観点による発明によれば、リセット動作解除後にデータプロセッサが実行すべき動作プログラムをオンチップの不揮発性メモリやローカルバス上の不揮発性メモリに初期的に書き込むための動作制御を当該データプロセッサを介して行うことができる。要するに、データプロセッサの製造過程においてオンチップのプログラムメモリ等にプログラムを書き込む処理を行わなくてもよい。
〔４〕本発明の第４の観点は、前記第１乃至３の観点によるデータ処理システムに適用されるデータプロセッサに着目する。
データプロセッサは、ＣＰＵ（１０９）と、前記ＣＰＵに接続する内部バスと、前記内部バスに接続する周辺回路（１１６）と、第１の外部端子に一方が接続され前記内部バスに他方が接続される第１の外部インタフェース回路（１１９）と、第２の外部端子に一方が接続され前記内部バスに他方が接続される第２の外部インタフェース回路（１１３）とを含む。前記第１の外部インタフェース回路は外部からのアクセス要求に応答して、内部バスのバス権を獲得し、内部バスに接続された前記周辺回路のアクセスを可能にする。これにより、データプロセッサは内部バスに接続するオンチップの周辺回路などを他のデータプロセッサに利用させることが可能になる。
前記ＣＰＵの待機状態において前記第２の外部インタフェース回路の一方の代わりに前記第１の外部端子を前記第２の外部端子に接続する切換え回路（１１４）を更に含んでよい。他のデータプロセッサに一のデータプロセッサ固有の外部バスに対するアクセスを当該一のデータプロセッサ経由で許容するものである。例えばデータプロセッサのローカルバスにＬＣＤコントローラが接続されるとき、当該データプロセッサの待機状態においてシステムバス経由で他のデータプロセッサがローカルバス上の前記ＬＣＤコントローラを介してＬＣＤに対する時間表示制御機能を実現することが可能になる。
前記第３の観点の如く、データプロセッサのブートプログラムを初期的に書き込むという観点では、データプロセッサは、リセット動作解除後の第１動作モードにおいて前記第１の外部インタフェース回路を介し外部から書き込み可能にされる揮発性メモリと、プログラムメモリ例えば電気的に書き込み可能な不揮発性メモリとを更に含む。前記ＣＰＵは、前記第１動作モードによる書き込み後に前記揮発性メモリから命令をフェッチして実行可能であり、また、ＣＰＵは、リセット動作解除後の第２動作モードにおいて前記プログラムメモリから命令をフェッチして実行可能である。前記第２動作モードで前記プログラムメモリに対する書き込み制御プログラムを揮発性メモリに書き込み、書き込んだ書き込み制御プログラムを第２動作モードで実行すれば、不揮発性プログラムメモリにデータプロセッサのブートプログラムを初期的に書き込むことができる。
前記ＣＰＵ、前記内部バス、前記第１の外部インタフェース回路、前記第２の外部インタフェース回路、前記切換え回路、前記揮発性メモリ、及び前記プログラムメモリを１個の半導体基板上に形成して、データプロセッサをシングルチップで構成することができる。また、前記ＣＰＵ、前記内部バス、前記第１の外部インタフェース回路、前記第２の外部インタフェース回路、前記切換え回路、及び前記揮発性メモリを第１の半導体基板上に形成し、前記プログラムメモリ（５０１）を第２の半導体基板上に形成し、前記第１の半導体基板と第２の半導体基板を例えば高密度実装基板に実装し１個のパッケージに封入し、マルチチップモジュールとして構成してよい。
〔５〕本発明の第５の観点は、前記第１の観点によるデータ処理システムに適用されるデータプロセッサを更に別の観点から把握する。
データプロセッサは、第１のバスに接続される第１の端子と、第２のバスに接続される第２の端子と、第１の状態又は第２の状態を選択的に採り得る第１の内部回路と、第２の内部回路と、前記第１の端子から前記第１の内部回路と前記第２の内部回路を介して前記第２の端子に接続される第１の信号経路と、前記第１の端子から前記第２の内部回路を介して前記第２の端子に接続される第２の信号経路とを含む。前記第２の内部回路は、前記第１の内部回路の状態に応じて、前記第１の信号経路と前記第２の信号経路の何れかの信号経路を選択する。
前記第１の状態は例えば前記第１の内部回路が命令を実行可能な動作状態であり、前記第２の状態は例えば命令の実行が抑止される待機状態である。前記第２の内部回路は、動作状態において前記第１の経路を選択し、待機状態において第２の経路を選択する。
前記第１の内部回路に対する第1の電源の供給と前記第２の内部回に対する第２の電源の供給とを制御する電源制御回路を有する。このとき、前記電源制御回路は、前記第２の内部回路に前記第２の信号経路が選択される場合に第１の内部回路の全部又は一部への第１の電源の供給を停止する。要するに、待機状態では動作を行う必要のない回路には無駄な動作電源の供給を行わないようにする。
前記第１の内部回路、第２の内部回路、及び電源制御回路は１個の半導体基板上に形成してよい。また、前記第１の内部回路及び前記電源制御回路は第１の半導体基板上に形成し、前記第２の内部回路は第２の半導体基板上に形成し、前記第１の半導体基板と第２の半導体基板を１個のパッケージに封入して、データプロセッサをマルチチップモジュール等として構成してもよい。
前記第１の内部回路に同期動作用のクロック信号を供給するクロック制御回路（１１６ａ）を有するとき、前記クロック制御回路は、前記第２の内部回路に前記第２の信号経路が選択される場合に前記第１の内部回路へのクロック信号の供給を停止させるとよい。待機状態では動作を行う必要のない回路には無駄な電力消費につながるようなクロック信号の供給を停止したほうが望ましいからである。
望ましい形態として、前記第１の内部回路に対する第1の電源の供給と前記第２の内部回に対する第２の電源の供給とを制御する電源制御回路は、前記第１の内部回路へのクロック信号の供給が停止されるとき、前記第１の内部回路の全部又は一部への電源供給を停止するのがよい。
前記第１の内部回路、第２の内部回路、クロック制御回路、及び電源制御回路は１個の半導体基板上に形成してよい。また、前記第１の内部回路、クロック制御回路及び電源制御回路は第１の半導体基板上に形成し、前記第２の内部回路は第２の半導体基板上に形成し、前記第１の半導体基板と第２の半導体基板を１個のパッケージに封入して、データプロセッサをマルチチップモジュール等として構成してもよい。
〔６〕本発明の第６の観点は、前記第１の観点による情報処理システムを更に別の観点から把握する。
情報処理システムは、第１のバスと、第２のバスと、前記第１のバス及び第２のバスに接続されるデータプロセッサとを有する。前記データプロセッサは、第１動作態様と第２動作態様を有し、前記第１動作態様において前記データプロセッサは、前記第１のバスから供給された情報を処理し、前記第２のバスに所定の情報を供給可能とする。前記第２動作態様において前記データプロセッサは、前記第１のバスから供給された情報をそのまま前記第２のバスに供給する。
更に観点を変える。携帯電話システムは、第１乃至第３の半導体集積回路、前記第１の半導体集積回路と第２の半導体集積回路とを接続する第１のバス、及び前記第２の半導体集積回路と第３の半導体集積回路とを接続する第２のバスを有する。前記第２の半導体集積回路は、第１の動作態様と第２の動作態様を有し、前記第１の動作態様は、前記第２の半導体集積回路が前記第１の半導体集積回路から供給される情報に基づいて所定の処理を行い、前記第３の半導体集積回路に処理結果を供給する動作態様である。前記第２の動作態様は、前記第２の半導体集積回路が前記第１の半導体集積回路から供給される情報をそのまま前記第３の半導体集積回路に供給する動作態様である。
前記携帯電話システムにおいて、前記第２の半導体集積回路が前記第１又は第２の動作態様の何れの動作態様に遷移すべきかを制御する制御信号を、前記第１の半導体集積回路が供給してよい。そのような制御信号はコマンドとして与えられてよい。
前記携帯電話システムにおいて、例えば、前記第１の半導体集積回路は、ベースバンド処理用であり、前記第３の半導体集積回路は表示制御用である。前記所定の処理は、例えば、少なくとも画像を取り扱うための信号処理である。
前記第２のバスに記憶装置を接続してよい。例えば、前記記憶装置には、前記第２の半導体集積回路で行う処理を規定した処理プログラムを格納してよい。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、第１のデータプロセッサは、第２のデータプロセッサが待機状態であっても、当該第２のデータプロセッサに接続されている外付け回路を、該第２のデータプロセッサ内部をバイパスして制御することができる。
図１に本発明に係るデータ処理システムの一例を示す。本システムは第１の外部バス１０３に接続された第１のデータプロセッサ１００と、第２の外部バス１０５に接続された第２のデータプロセッサ１０１で構成される。第１の外部バス１０３にはＲＡＭ、ＲＯＭ，フラッシュメモリ（ＦＬＡＳＨ）等の複数の外部デバイス１０２が接続される。第２の外部バス１０５には、ＲＡＭ、ＲＯＭ、ＦＬＡＳＨ、液晶ディスプレイ（ＬＣＤ）コントローラ等の外部デバイス１０４が接続されている。第２のデータプロセッサ１０１は、第１の外部バス１０３上のデバイスの１つとして第１の外部インタフェース回路１１９を介して第１の外部バス１０３に接続されている。
第２のデータプロセッサ１０１は、内部高速バス１０８と内部低速バス１１５を有する。前記内部高速バス１０８には、ＣＰＵ１０９、キャッシュメモリ１１０、ディジタル信号処理プロセッサ（ＤＳＰ）１１１、内部高速バス１０８と内部低速バス１１５との間のバスブリッジ回路としてのブリッジ回路１１２、第１の外部インタフェース回路１１９、第２の外部インタフェース回路１１３、及びＲＡＭ１０７が接続されている。前記内部低速バス１１５にはシリアルインタフェース回路（ＳＣＩ）、ＵＳＢ（ユニバーサル・シリアル・バス）、タイマ、メモリカードインタフェース回路（ＭＣＩＦ）、ＩＯポートのような汎用入出力ポート（ＩＯＰ）、クロックパルスジェネレータ（ＣＰＧ）、フラッシュメモリ等の周辺回路１１６が接続されている。図１においてクロックパルスジェネレータ（ＣＰＧ）には参照符号１１６ａが付され、汎用入出力ポート（ＩＯＰ）には参照符号１１６ｂが付されている。
データ処理システムは、特に制限されないが、携帯電話システムとされる。このとき、第１のデータプロセッサ１００はベースバンド処理を行なう。第２のデータプロセッサ１０１は液晶ディスプレイコントローラのような外部デバイス１０４に対して画像表示制御の為の制御と圧縮伸張などの信号処理を行なう。液晶ディスプレイコントローラを介する時刻表示などの制御は、特に制限されないが、第１のデータプロセッサ１００が第２のデータプロセッサ１０１を経由して行なう。
前記第１の外部インタフェース回路１１９は、前記第１のデータプロセッサ１００が第２のデータプロセッサ１０１の内部バス例えば内部高速バス１０８のバス権を獲得することを可能にするものであり、内部バス１０８のバス権を獲得した第１のデータプロセッサ１００による前記内部バス１０８に接続された入出力回路のアクセスを可能にする。入出力回路とは、ＤＳＰ１１１のレジスタ等を意味する。要するに、第１のデータプロセッサ１００は内部高速バス１０８のバスマスタとして動作することが可能にされる。そのようなバスマスタとしての動作制御は内部バス制御部１０６が行なう。
また、前記第１の外部インタフェース回路１１９は前記ＲＡＭをＣＰＵ１０９と第１のデータプロセッサ１００との共有メモリもしくは共有バッファとして動作制御する。即ち、ＣＰＵ１０９からのＲＡＭ１０７へのアクセス要求と第１のデータプロセッサ１００からＲＡＭ１０７へのアクセス要求とに排他的に応答してＲＡＭ１０７を動作させる。このＲＡＭ１０７に対する共有バッファ機能により、第１のデータプロセッサ１００と第２のデータプロセッサ１０１との間のデータ転送を実現できる。このデータ転送には、例えば割込み信号１１７を用いたハンドシェーク制御を採用してよい。具体的には、第１のデータプロセッサ１００からＲＡＭ１０７にデータが格納されると、ＣＰＵ１０９の割込み信号１１７が与えられ、この割込みに応ずる割り込み処理にてＣＰＵ１０９がＲＡＭ１０７のデータを取りこむ。逆の場合には外部インタフェース回路１１９は第１のデータプロセッサ１００に向けて割込み要求を発行する。
前記第２の外部インタフェース回路１１３は外部バス１０５に接続される外部デバイスとのインタフェースを実現する為のインタフェース仕様を有する。例えば、外部デバイス１０４としてＦＬＡＳＨ、液晶ディスプレイ（ＬＣＤ）コントローラが接続することを想定している場合、第２の外部インタフェース回路１１３は、フラッシュメモリインタフェース回路、ＬＣＤインタフェース回路としてのインタフェース機能を有する。
図１の構成において、前記領域１１８には、第２のデータプロセッサ１０１の待機状態において、前記第２の外部インタフェース回路１１３における外部バス１０５との接続端の代わりに、前記第１の外部インタフェース回路における外部バス１０３との接続端を、前記外部バス１０５に接続する切換え回路１１４が設けられている。即ち、前記切換え回路１１４は、第２のデータプロセッサ１０１の待機時に、第２の外部インタフェース回路１１３に代えて第１の外部バス１０３を第２の外部バス１０５へ接続する接続態様を選択する。これにより、第１のデータプロセッサ１００は切換制御部１１４を介して、第２の外部バス１０５上のデバイスをアクセスすることが可能になる。例えば、第１のデータプロセッサ１００は切換え回路１１４を介して外部バス１０５上の外部デバイス１０４として液晶ディスプレイコントローラを制御可能である。ここで図１の中の領域１１８の回路は第２のデータプロセッサ１０１の待機時にも動作する領域である。
前記第２のデータプロセッサ１０１の待機状態は、当該第２のデータプロセッサ１０１に含まれるＣＰＵ１０９、ＤＳＰ１１１、シリアルインタフェース回路、タイマ等のクロック同期回路へのクロック信号の供給が停止される状態である。例えば、ＣＰＵ１０９がクロックパルスジェネレータ１１６ａの待機状態レジスタに待機状態イネーブルビットをセットすることにより、クロックパルスジェネレータ１１６ａはクロック信号ＣＬＫの出力動作もしくは発振動作を停止して、クロック信号の供給を抑止する。
図１において１２０で示される回路は電源回路である。前記第２のデータプロセッサ１０１において前記切換え回路１１４の動作電源ｖｄｄ１とその他の回路の動作電源ｖｄｄ２とは分離可能とされる。例えば、動作電源ｖｄｄ１の外部電源端子及び電源配線と、動作電源ｖｄｄ２の外部電源端子及び電源配線とは、物理的に分離される。電源回路１２０は動作電源ｖｄｄ１、ｖｄｄ２を対応する電源端子に供給する。前記汎用入出力ポート１１６ｂは電源回路１２０に対する電源制御回路として利用される。汎用入出力ポート１１６ｂは前記第２のデータプロセッサ１０１の待機状態への遷移過程において前記その他の回路の全部又は一部への動作電源ｖｄｄ２の供給を停止させる。前記切換え回路１１４には第２のデータプロセッサ１０１が動作可能なときは動作電源ｖｄｄ１が常時供給される。待機状態から抜けるのに割込みを利用する場合には割込み制御回路には動作電源が供給されている。電源制御回路１１６ｂは、待機状態への遷移過程において電源回路１２０の電源制御レジスタを電源供給停止指示状態にセットする。これにより、動作電源ｖｄｄ２の供給が停止される。電源制御レジスタに対する電源供給指示状態へのリセット動作は、待機状態から動作状態への復帰処理過程で行われればよい。
図２に図１の第２のデータプロセッサ１０１の領域１１８の詳細図が例示される。更にこの例では、第１の外部インタフェース回路１１９が内部低速バス１１５のバスマスタとして信号線２００で接続されている。図２の信号線２００が示す通り、第１の外部インタフェース回路１１９がバスマスタとなる内部バスは高速バス１０８に限定されず、低速バスであてもよい。
データプロセッサ１において領域１１８に構成される回路を第２の回路、その他の領域に構成されるＣＰＵ１０９などの回路を第１の回路と称する。領域１１８には、第１外部端子２１０、第１の外部端子と第１の回路を接続する第１バス２１１、第１の回路と第２の回路を接続する第２バス２１２、第１外部端子と第２の内部回路を接続する第３バス２１3、第２外部端子２１５、第２外部端子と第２の回路を接続する第４バス２１６、前記第２バス２１２と第３バス２１３の何れを第４バスに接続するかを選択するセレクタ２１７、バスドライバ２１８、及び第５バス２１９を有する。セレクタ２１７は待機状態への遷移過程で第１バス２１１を第４バス２１６に接続する接続形態を選択する。ＣＰＵ１０９の状態に着目すると、待機状態は第１の回路による命令実行が抑止される状態（第１の状態）であり、動作状態は第１の回路が命令を実行可能な状態（第２の状態）である。第２のデータプロセッサ１０１は、待機状態において、第１の外部バス１０３を第２の外部バス１０５に直接接続することが可能となる。この例では、第２のデータプロセッサ１０１の待機状態において第１の外部バス１０３のデータを第２の外部バス１０５に無条件に伝達するように構成されているが、第１の外部バス１０３と第２の外部バス１０５を入出力バッファ（図示せず）を介して接続することも可能である。こうすれば第１の外部バス１０３から第２の外部バス１０５の入出力を制御することが可能となる。
図１及び図２において第２のデータプロセッサ１０１は１個の半導体基板上に構成された、所謂シングルチップのデータプロセッサとして構成される。
図３にはマルチチップモジュールで第２のデータプロセッサ３００を構成した場合の例が示される。第２のデータプロセッサ３００は第１の外部インタフェース回路１１９及び切換え回路１１４の機能を内蔵したチップ３０１とそれ以外の機能を内蔵したチップ３０２で構成される。チップ３０２は内部高速バス１０８への接続部３０３を第１の外部インタフェース回路１１９とのインタフェース部としており、この接続部３０３に接続するチップ３０１が内部高速バス１０８のバスマスタになることが可能となる。第２のデータプロセッサ３００の待機状態においてチップ３０１だけを動作させることにより、第１の外部バス１０３を第２の外部バス１０５へ接続することが可能になる。
図４には第２のデータプロセッサ１０１が備える第１の外部インタフェース１１９の具体的な一例を示す。第１の外部インタフェース回路１１９は外部バスアクセス制御部４０１、バス変換調停部４０２、内部バスアクセス制御部４０３、ＲＡＭアクセス制御部４０４、リセット／割り込み制御部４０５から構成される。
第１の外部バス１０３からのアクセス情報は外部バスアクセス制御部４０１に入力され、入力情報が同期化されてバス変換調停部４０２へ転送される。バス変換調停部は当該アクセスがＲＡＭ１０７へのアクセスか内部バス１０８へのアクセスかを判定し、内部バス１０８へのアクセスであった場合には内部バスアクセス制御部４０３へアクセス要求を出して内部バス１０８のバスアクセス仕様にしたがったバスアクセス動作を起動する。要するに、アドレス信号、バスアクセス制御信号、データを内部バス１０８のバスアクセス仕様に準拠してバス１０８に供給し、また、データをバス１０８から受取る。ＲＡＭ１０７へのアクセス要求である場合にはＲＡＭアクセス制御部４０４にメモリアクセス要求を出してＲＡＭ１０７のアクセス仕様に準拠してアクセス動作を起動する。要するに、アドレス信号、メモリ制御信号、データをメモリアクセス仕様にしたがってＲＡＭ１０７に供給し、また、データをＲＡＭ１０７から受取る。
ＣＰＵ１０９への割り込み／リセットの発行や、ＣＰＵ１０９からの割り込みはリセット／割り込み制御部４０５で処理され、外部バスアクセス制御部４０１が第１の外部バス１０３上のデバイスに対して対応する要求を発行する。また、第１の外部バス１０３上のデバイスからの要求やＲＡＭアクセス制御部４０４からの動作要求は外部バスアクセス制御部４０１が対応する割込み要求としてリセット／割り込み制御部４０５に与える。
図５には第２のデータプロセッサ１０１が備える第１の外部インタフェース１１９の更に具体的な別の例を示す。同図には、バス１０３との間のインタフェース、バス１１５との間のインタフェース、ＲＡＭ１０７との間のインタフェースとを実現する為の具体例を示す。第１の外部インタフェース回路１１９は、制御回路４１０、インデックスレジスタＩＤＸ、アドレスフラグＦＧを有する。制御回路４１０はアドレスレジスタＡＤＲ、データレジスタＤＡＴ、コマンドレジスタＣＭＤ、アクセス制御レジスタＡＣＳ、ステータスレジスタＳＴＳなどの制御回路内蔵レジスタを有する。アドレスフラグＦＧは、論理値“１”が設定されると、インデックスレジスタＩＤＸの選択を指定し、論理値“０”が設定されると制御回路内蔵レジスタの選択を指定する。論理値“０”が設定されたとき、制御回路内蔵レジスタの内のどのレジスタを選択するかはインデックスレジスタＩＤＸの値で決まる。インデックスレジスタＩＤＸ及びアドレスフラグＦＧは第１の外部バス１０３を介してアクセスされる。バス１０３はデータバス１０３Ｄ、アドレスバス１０３Ａ及びコントロールバス１０３Ｃから成る。インデックスレジスタＩＤＸの値にしたがって制御回路内蔵レジスタが選択されて、対応するレジスタにデータバス１０３Ｄ経由でアドレス情報、データ情報、バスアクセス制御情報、コマンド情報がロードされ、ロードされたコマンド情報に従って、ＲＡＭ１０７に対するアクセス、バス１１５に対するアクセスが起動される。この時のアクセスには前記レジスタの設定値が用いられ、アクセスタイミングはアクセス制御情報が決定する。外部バス１０３を介してＲＡＭ１０７に書き込まれたデータはＣＰＵ１０９が内部バス１０８を経由してアクセスすることができる。バス１０８はデータバス１０８Ｄ、アドレスバス１０８Ａ及びコントロールバス１０８Ｃから成る。バス１１５はデータバス１１５Ｄ、アドレスバス１１５Ａ及びコントロールバス１１５Ｃから成る。
図６には本発明に係るデータ処理システムにおけるデータプロセッサのブートプログラムの初期的書き込みに関する例を示す。図６の例では、ＣＰＵ１０９の内部バス１１５にメモリ５０２が配置され、また、第２の外部バス１０５にメモリ５０１が配置される。この例では、特に制限されないが、前記メモリ５０１，５０２はユーザプログラム格納領域として利用されることになる。その場合には、第２のデータプロセッサ１０１がリセット直後に実行するブートプログラムは、前記メモリ５０１又は５０２に通常格納される。図６では内部メモリ５０２を内部低速バス１１５に接続しているが、内部高速バス１０８に接続してもよい。第２のデータプロセッサの内部メモリ５０２はフラッシュメモリ等のような電気的に書き換え可能な不揮発性メモリであり、ＣＰＵ１０９等と同じ半導体基板上に形成してもよく、或は異なる半導体基板上にそれぞれを形成し、１のパッケージに封入するものであってもよい。異なる半導体基板上に形成して１のパッケージに封入する場合、第２のデータプロセッサ１０１の内部バス１０８，１１５に接続するのではなく、パッケージ内部において第２の外部バス１０５に接続するようにしてもよい。ここでは、電気的に書き換え可能な不揮発性メモリ５０１，５０２をプログラムメモリとして利用する。
前記電気的に書き込み可能な不揮発性メモリ５０１，５０２に対するプログラムの初期的な書き込みはデータプロセッサ１０１などの半導体集積回路の製造過程においてＥＰＲＯＭライタのような書込み装置を用いて行なうことが従来から行われてきた。図６の例では、データプロセッサ１０１がデータ処理システム上に実装された初期的な段階では不揮発性メモリ５０１，５０２にブートプログラムが初期書き込みされていない状態を想定する。図６のデータ処理システムはそのような状態からブートプログラムを初期的に書きこみ可能とするものである。要するに、第２のデータプロセッサ１０１のブートをＲＡＭ１０７から行える仕組みを第２のデータプロセッサ１０１に内蔵させる。即ち、第１のデータプロセッサ１００から第１の外部バス１０３を経由して第２のデータプロセッサ１０１のブートプログラムをＲＡＭ１０７に書き込み、書き込み後に第２のデータプロセッサ１０１にＲＡＭ１０７のプログラムを実行させる。そのためには、第２のデータプロセッサ１０１をＲＡＭ１０７のプログラム実行により起動するかメモリ５０１又は５０２のプログラム実行により起動するかを切り替える必要がある。この切り換えは、リセット信号（ＲＥＳ）５０４によるリセット動作の指示に際してブートモード信号（ＢＴ）５０３のレベルを用いて行なう。例えばリセット信号５０４がローレベルの期間に、ブートモード信号５０３がハイレベルの時はＲＡＭ１０７のプログラム実行から起動し、ブートモード信号５０３がローレベルの時はメモリ５０１、５０２のプログラム実行から起動する。
ブートプログラムの初期的書き込みの為の構成を詳述する。前記第２のデータプロセッサ１０１において、前記ＲＡＭ１０７は、リセット信号５０４によるリセット動作解除後の第１動作モードにおいて前記第１のデータプロセッサ１００により書き込み可能にされる。前記第１動作モードは、例えばリセット信号５０４がローレベルされるリセット期間に、ブートモード信号５０３がハイレベルにされていて、リセット信号５０４がハイレベルにネゲートされてリセット動作が解除された動作状態である。このとき、ＣＰＵ１０９は命令フェッチが抑制される。要するに、ＣＰＵ１０９に対するスタートベクタの供給が抑制されている。このときのＲＡＭ１０７に対するアクセスは前述の通り、第１のデータプロセッサ１００が第１の外部インタフェース回路１０６に対して行なえばよい。データプロセッサ１００によるＲＡＭ１０７への書き込みが終了すると、データプロセッサ１００から第１の外部インタフェース回路１１９に与えられるコマンドにより、或はブートモード信号５０３のハイレベルからローレベルへの変化に応答して、ＣＰＵ１０９にＲＡＭ１０７の先頭アドレスを指定するスタートベクタが供給される。これによってＣＰＵ１０９はＲＡＭ１０７に格納されたプログラムを実行する。ここでは、ユーザプログラムの初期的な書き込みという操作に着目しているのであるから、ＲＡＭ１０７に格納される前記プログラムは少なくともユーザプログラムの書き込み制御プログラムであればよい。ユーザプログラム自体も前記プログラムと一緒にＲＡＭ１０７に予め転送されていてよい。或は、ＲＡＭ１０７に転送された書き込み制御プログラムの実行により、ユーザプログラムをシリアルインタフェース回路１１６等から取り込んでメモリ５０２などに初期的に書き込むようにしてもよい。
リセット動作解除後の第２動作モードではＣＰＵ１０９による命令フェッチの対象は、前記メモリ５０１又は５０２である。前記第２動作モードは、例えばリセット信号５０４がローレベルにされるリセット期間に、ブートモード信号５０３がローレベルにされて、リセット信号５０４がハイレベルにネゲートされてリセット動作が解除された動作状態である。これにより、ＣＰＵ１０９は前記第１動作モードを介して前記メモリ５０１又は５０２に初期的に格納されたユーザプログラムを実行する。
前記第１のデータプロセッサ１００からＲＡＭ１０７へブートプログラムとしての前記書き込み制御用プログラムを格納する動作を説明する。
先ず、第２のデータプロセッサ１０１をブートする前に、第１のデータプロセッサ１００に接続しているメモリ５０５もしくはメモリカード５０６などの外部記憶もしくは図示を省略するシリアルインタフェースなどから入力したブートプログラムを第１のデータプロセッサ１００が第２のデータプロセッサ１０１のＲＡＭ１０７に書き込む。
ＲＡＭ１０７に転送するブートプログラムはアプリケーションまでを含んだものでも構わないが、次のような処理を含んでいれば短いブートプログラムで対応可能となる。例えば、ＲＡＭ１０７上のプログラムには、第１のデータプロセッサ１００から第１の外部インターフェイス回路１１９を介してプログラムの転送を行なってメモリ５０１又は５０２に書き込むプログラムが格納されている。或は、第２のデータプロセッサの周辺デバイス１１６のシリアル、ＵＳＢ、メモリカードを用いて、プログラムをメモリ５０１、５０２に転送して書き込むプログラムが格納される。
上記より、第２のデータプロセッサ１０１のブート用メモリ５０１、５０２がフラッシュメモリであった場合に、システム組み立ての後工程において本来ならフラッシュメモリを初期化する仕組みが必要であったが、ＲＡＭ１０７からブートするモードでフラッシュメモリの初期化を行うことができるようになるため、データプロセッサ１０１の量産コストを低減することが可能になる。
図７には図６のデータ処理システムにおけるブート動作のタイミングチャートが例示される。
第１のデータプロセッサ１００はブートモード信号５０３とリセット信号５０４を供給し、第２のデータプロセッサ１０１の起動を制御する。
第１のデータプロセッサはブートモード信号５０３をハイレベルにしてリセットを解除（リセット信号をローレベルからハイレベルに遷移）することで、ＲＡＭ１０７からブートするモードで第２のデータプロセッサを起動し、第１の外部バス１０３を介してＲＡＭ１０７にブートプログラムを転送する。第２のデータプロセッサのＣＰＵ１０９は、ブートモード信号がハイレベルであることを検出し、第１の外部インターフェイス回路１１９を介してＲＡＭ１０７からブートプログラムをフェッチする。ＣＰＵ１０９は、ブートプログラムの転送中には命令フェッチが抑止されるため、ブートプログラムの供給が行われず、ウェイトした状態におかれる。ブートプログラムの転送終了にあわせて第１のデータプロセッサ１００は転送終了コマンドを第１の外部インターフェイス回路１１９に転送し、第１の外部インターフェイス回路１１９はＣＰＵ１０９にブートプログラムのフェッチを指示することで、第２のデータプロセッサ１０１はＲＡＭ１０７のプログラムで起動する。ＣＰＵ１０９はＲＡＭ１０７内のブートプログラムを実行し、内部高速バス１０８を経由して、メモリ５０１，５０２にブートプログラムを書き込む処理を行なう。メモリ５０１，５０２へのブートプログラムの書込みが終了した段階で再度第２のデータプロセッサ１０１をリセットし（リセット信号（ＲＥＳ）５０４をハイレベルからローレベルに遷移）、次はブートモード信号（ＢＴ）５０３をローレベルにした状態でリセットを解除し、第２のデータプロセッサ１０１を起動する。これによりＣＰＵ１０９は、メモリ５０１，５０２からブートプログラムをフェッチし、これを実行することにより、第２のデータプロセッサのデータ処理動作が起動される。
図７の例は、第１の外部バス１０３を介して、第１のデータプロセッサ１００に接続しているメモリ５０５若しくはメモリカード５０６からメモリ５０１，５０２にブートプログラムを供給する動作タイミングを示している。
図８には図６のデータ処理システムにおけるブート動作の別のタイミングチャートが例示される。同図に示されるタイミングは、第２のデータプロセッサ１０１にあるシリアルやＵＳＢ１１６等を介してメモリ５０１，５０２に格納するブートプログラムを供給する場合を想定している。その他の点は図７と同じである。
図９にはメモリ５０１又は５０２にブートプログラムが格納されている状態において、ブートプログラムの更新又は第２のデータプロセッサ１０１で実行されるアプリケーションを追加／更新する場合のタイミングチャートが例示される。
第１のデータプロセッサ１００はブートモード信号５０３をローレベルにしてリセットを解除することで、第２のデータプロセッサ１０１はメモリ５０１，５０２からブートプログラムをフェッチし起動を開始する。メモリ５０１，５０２には予めブートプログラムの更新又はプロセッサ２で実行されるアプリケーションを追加／更新するための転送プログラムが格納されており、第１のデータプロセッサ１００からの起動指示等により転送プログラムが起動される。例えば第１のデータプロセッサ１００に接続されるアンテナを介して、無線通信により追加のアプリケーションを受信する場合、第１のプロセッサ１００は受信した追加のアプリケーションを外部バス１０３を介してＲＡＭ１０７に転送する。第２のデータプロセッサ１０１はＲＡＭ１０７に格納された追加のアプリケーションを第１の外部インターフェイス回路１１９を介して内部バス１０８に取り込み、メモリ５０１又は５０２に転送して書込を行う。
図１０には図３のデータプロセッサ３００を構成するマルチチップモジュールの断面図が例示される。高密度実装基板５１０の一面には、ガラスエポキシ基板で成るようなプリント配線基板の実装面に接続されるバンプ電極５１１が多数配列され、他方の面には前記バンプ電極５１１に接続されたマイクロバンプ電極５１２及びパッド電極５１３が多数配置される。マイクロバンプ電極５１２の一部には前記半導体チップ３０２のボンディングパッドがフェースダウンで実装される。前記半導体チップ３０２の上に別の半導体チップ３０１が積層配置され、この半導体チップ３０１のボンディングパッドはボンディングワイヤ５１５にて対応する前記パッド電極５１３に接続される。ボンディングワイヤ５１５及び半導体チップ３０１，３０２の全体は樹脂５１６でモールドされる。
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えばデータプロセッサが内蔵する周辺回路やその他の回路モジュールは図１などに基づいて説明した回路に限定されず適宜変更することが可能である。データプロセッサの内部バスは高速バスと低速バスに別れていなくてもよい。また、第１の回路部と第２の回路部に対する動作電源系統は外部電源端子から別々にしなくても、スイッチ回路で電源供給の停止を制御できるようにしてもよい。また、データプロセッサをマルチチップモジュールとして構成するとき、登載する半導体集積回路の種類は上記の例に限定されず、フラッシュッメモリ５０２のような半導体チップと、その他ＣＰＵ１０９などのプロセッサコアチップ、及び半導体チップ３０１のようなインタフェースチップを合計３枚登載してもよい。フラッシュメモリチップはマルチチップモジュールに複数チップ登載してもよい。
本発明は、携帯電話システム、更には表示制御システム、プリンタシステム、その他の携帯情報端末等、複数のデータプロセッサを用いて処理負担の分散を企図したデータ処理システム、そしてそのようなデータ処理システムに利用するデータプロセッサに広く適用することができる。
本発明に係るデータ処理システムの一例を示すブロック図である。 図１の第２のデータプロセッサにおけるバイパス用の領域の詳細を例示するブロック図である。 データプロセッサをマルチチップモジュールで構成した場合の例を示すブロック図である。 第２のデータプロセッサが備える第１の外部インタフェース回路の具体的な一例を示すブロック図である。 第２のデータプロセッサが備える第１の外部インタフェース回路の更に具体的な別の例を示すブロック図である。 本発明に係るデータ処理システムにおけるデータプロセッサのブートプログラムの初期的書き込みに関する説明図である。 図６のデータ処理システムにおけるブート動作のタイミングチャートである。 図６のデータ処理システムにおけるブート動作の別のタイミングチャートである。 プログラムメモリにブートプログラムが格納されている状態において、ブートプログラムの更新又は第２のデータプロセッサで実行されるアプリケーションを追加／更新する場合のタイミングチャートである。 図３のデータプロセッサを構成するマルチチップモジュールの断面図である。
符号の説明
１００ 第１のデータプロセッサ
１０１ 第２のデータプロセッサ
１０３ 第１のバス
１０５ 第２のバス
１１３ 第２の外部インタフェース回路
１１４ 切換え回路
１１９ 第１の外部インタフェース回路

Claims (5)

  1. 第１データプロセッサと、
    前記第１データプロセッサに接続される第１バスと、
    前記第１バスに接続される第２データプロセッサと、
    前記第２データプロセッサに接続される第２バスと、を含むデータ処理システムであって、
    前記第２データプロセッサは、
    前記第１バスに一方が接続され前記内部バスに他方が接続される第１外部インタフェース回路と、
    切換え回路と、
    前記第２バスに前記切換え回路を介して一方が接続され内部バスに他方が接続される第２外部インタフェース回路と、を含み、
    前記切換え回路は、前記第２データプロセッサの待機状態において、前記第２外部インタフェース回路の前記一方の代わりに前記第１外部インタフェース回路の前記一方を前記第２バスに接続し、
    前記待機状態時に前記第１データプロセッサは前記切り換え回路を介して前記第２バスにアクセス可能であることを特徴とするデータ処理システム。
  2. 前記第２データプロセッサの待機状態とは、前記第２データプロセッサに含まれるクロック同期回路に対するクロック信号の供給が停止される状態であることを特徴とする請求項１記載のデータ処理システム。
  3. 前記第２データプロセッサにおいて、前記切換え回路の動作電源とその他の回路の動作電源とを分離可能とし、
    前記第２データプロセッサの待機状態に応答して、前記その他の回路の全部又は一部への動作電源の供給を停止させる電源制御回路を更に含んで成ることを特徴とする請求項２記載のデータ処理システム。
  4. 前記第１外部インタフェース回路は液晶ディスプレイコントローラに接続可能なＬＣＤインタフェース回路を含み、
    前記第１バスには液晶ディスプレイコントローラが接続され、
    前記第１データプロセッサは前記切換え回路を介して前記液晶ディスプレイコントローラにアクセス可能であることを特徴とする請求項３記載のデータ処理システム。
  5. 前記第１データプロセッサはベースバンド処理を行うプロセッサであって、
    上記第２データプロセッサが待機状態の時、前記第２データプロセッサは前記切り換え回路を介して、前記第２バスへ画像表示情報の転送制御を行うことが可能であることを特徴とする請求項１記載のデータ処理システム。
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