JP4822465B2 - データ処理システム - Google Patents
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Description
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
図1に本発明に係るデータ処理システムの一例を示す。本システムは第1の外部バス103に接続された第1のデータプロセッサ100と、第2の外部バス105に接続された第2のデータプロセッサ101で構成される。第1の外部バス103にはRAM、ROM,フラッシュメモリ(FLASH)等の複数の外部デバイス102が接続される。第2の外部バス105には、RAM、ROM、FLASH、液晶ディスプレイ(LCD)コントローラ等の外部デバイス104が接続されている。第2のデータプロセッサ101は、第1の外部バス103上のデバイスの1つとして第1の外部インタフェース回路119を介して第1の外部バス103に接続されている。
101 第2のデータプロセッサ
103 第1のバス
105 第2のバス
113 第2の外部インタフェース回路
114 切換え回路
119 第1の外部インタフェース回路
Claims (23)
- シングルチップで構成され、中央処理装置を有する第1データプロセッサと、
上記第1データプロセッサとは異なるシングルチップで構成される第2データプロセッサと、
外部デバイスと、
前記第1データプロセッサと、前記第2データプロセッサに接続される第1外部バスと、
前記第2データプロセッサと、前記外部デバイスに接続され、前記第1外部バスとは異なる第2外部バスと、を含むデータ処理システムであって、
前記第2データプロセッサは、
動作状態と待機状態との間で遷移され、
前記動作状態のとき、命令をフェッチし、前記フェッチされた命令を実行可能な中央処理装置と、
前記中央処理装置が接続される内部バスと、
前記第1外部バスと、前記内部バスとに接続可能な第1外部インタフェース回路と、
前記動作状態のときクロック信号を供給し、前記待機状態のとき、前記第2データプロセッサに含まれる前記中央処理装置の制御に応じて、前記クロック信号の供給を停止するクロック生成回路と、
前記第2データプロセッサの待機状態のとき、一方を前記第1外部バスに接続され、他方を前記第2外部バスに接続される内部経路と、
を自らのシングルチップの内部に有しており、
前記第2データプロセッサが動作状態のとき、前記第1データプロセッサは、前記第1外部バスおよび前記第1外部インタフェース回路を介して前記第2データプロセッサにアクセス可能であり、前記第2データプロセッサは前記第2外部バスを経由して前記外部デバイスへ信号を供給可能であり、
前記第2データプロセッサが待機状態のとき、前記第1データプロセッサは前記第1外部バスおよび前記内部経路を経由し、前記第2データプロセッサの前記内部バスをバイパスさせて、前記第2外部バスに接続された前記外部デバイスにアクセス可能であるデータ処理システム。 - 前記第2データプロセッサの待機状態とは、前記クロック生成回路による前記クロック信号の供給が停止されることによって、前記第2データプロセッサに含まれるクロック同期回路に対するクロック信号の供給が停止される状態である請求項1記載のデータ処理システム。
- 前記クロック同期回路の一つとして、前記第2データプロセッサの中央処理装置を含む請求項2記載のデータ処理システム。
- 前記外部デバイスは、LCDコントローラであって、
前記待機状態のとき、前記第1データプロセッサは、前記第2データプロセッサの前記内部経路を介して前記LCDコントローラに時間表示制御を行うことが可能である請求項1乃至3の何れか1項記載のデータ処理システム。 - 前記第1データプロセッサは、ベースバンド処理を行うプロセッサであって、
上記第2データプロセッサが待機状態の時、前記第1データプロセッサは前記内部経路を介して、前記第2外部バスへ画像表示情報の転送制御を行うことが可能である請求項1乃至3の何れか1項記載のデータ処理システム。 - 前記第2データプロセッサが待機状態のとき、割り込みを利用して前記動作状態に遷移可能な請求項1乃至5の何れか1項記載のデータ処理システム。
- 第1データプロセッサと、
命令をフェッチし、前記フェッチした命令を実行可能なCPUを含み、クロック信号が供給され前記CPUが命令実行可能な第1状態と、前記クロック信号の供給が停止され、前記CPUの命令実行を抑止する第2状態とで遷移される第2データプロセッサと、
外部デバイスと、
前記第1データプロセッサと、前記第2データプロセッサとに接続される第1外部バスと、
前記第2データプロセッサと、前記外部デバイスとに接続され、前記第1外部バスとは異なる第2外部バスと、を有し、
前記第1データプロセッサと、前記第2データプロセッサとは、それぞれ異なる半導体集積回路として構成され、
前記第2データプロセッサは、
前記CPUに接続される内部バスと、
前記内部バスと前記第1外部バスとに接続される第1外部インタフェース回路と、
前記第2データプロセッサの第2状態のとき、前記第1外部バスと前記第2外部バスと、に接続可能に配置された信号経路と、を有し、
前記第1状態のとき、前記第1データプロセッサは前記第1外部バスを介して前記第2データプロセッサにアクセス可能であり、前記第2データプロセッサは前記第2外部バスを経由して前記外部デバイスへ信号を供給可能であり、
前記第2状態のとき、前記第2データプロセッサの内部に配置される前記信号経路を介して前記第1外部バスと前記第2外部バスとが接続され、前記第1データプロセッサは前記第1外部バス、前記信号経路、および前記第2外部バスを経由して前記外部デバイスを制御可能となるデータ処理システム。 - 前記第2状態のとき、クロック同期回路へのクロック信号の供給を停止し、
前記CPUは、前記クロック同期回路の一つである請求項7記載のデータ処理システム。 - 前記第1状態のとき、前記第2データプロセッサは、前記第2外部バスを介して、前記外部デバイスへ画像を取り扱うための処理が行われた所定の情報を供給可能である請求項8記載のデータ処理システム。
- 前記第2状態のとき、前記第1データプロセッサは、前記第2プロセッサの前記信号経路を介して、時刻表示などの制御を行うことが可能な請求項9記載のデータ処理システム。
- 前記第2状態のとき、前記CPUに対するクロック信号の供給が停止される請求項7記載のデータ処理システム。
- 前記第2データプロセッサは、前記外2外部バスに接続される外部端子を有し、
前記第1状態のとき、前記第2データプロセッサは前記外部端子を介して前記第2外部バスに接続された前記外部デバイスへアクセス可能であり、
前記第2状態のとき、前記第1データプロセッサは、前記第2データプロセッサの前記信号経路および前記外部端子を介して、前記第2外部バスへアクセス可能である請求項11記載のデータ処理システム。 - 前記第1状態のとき、前記第2データプロセッサは、画像を取り扱うための信号処理が可能で、
前記信号処理の結果を、前記外部端子を介して前記第2外部バスへ供給可能である請求項12記載のデータ処理システム。 - 前記第2データプロセッサは、さらに、
前記第1外部バスに接続可能な第1外部端子と、
前記第2外部バスに接続可能な第2外部端子と、
前記第2外部端子と前記内部バスとの接続、または前記第2外部端子と前記信号経路との接続を切り換えるための切り換え回路と、を有し、
前記切り換え回路は、前記第1状態のとき、前記第2外部端子と前記内部バスとを接続し、前記第2状態のとき、前記第2外部端子と前記信号経路とを接続し、前記第1データプロセッサは前記信号経路経由して前記第2外部バスにアクセスし、前記データプロセッサの内部バスをバイパスする請求項11記載のデータ処理システム。 - 前記第2状態のとき、外部からの割り込みに応じて前記第1状態へ遷移可能な請求項9乃至14の何れか1項記載のデータ処理システム。
- 第1半導体集積回路に形成される第1データプロセッサと、
中央処理装置、内部バスおよびメモリ、を内蔵し、前記中央処理装置が命令を実行可能な第1状態と、前記中央処理装置が命令実行を抑止される第2状態とで動作状態を遷移可能とされる、第2半導体集積回路に形成される第2データプロセッサと、
第3半導体集積回路に形成される外部デバイスと、
前記第1データプロセッサと、前記第2データプロセッサとに接続する第1外部バスと、
前記第2データプロセッサと、前記外部デバイスとに接続し、前記第1外部バスとは異なる第2外部バスと、を含むデータ処理システムであって、
前記第2データプロセッサは、さらに、
前記第1外部バスと前記内部バスと、に接続可能な第1インタフェース回路と、
前記第1外部バスに接続される第1端子と、
前記第2外部バスに接続される第2端子と、
前記第2データプロセッサが第2状態のとき、前記第1端子と前記第2端子とを前記第2半導体集積回路の内部で接続可能な信号経路と、を有し、
前記第2データプロセッサが前記第1状態のとき、前記第1データプロセッサは、前記第1外部バス及び前記第1端子を介して前記第2データプロセッサへアクセス可能で、
前記第2データプロセッサが前記第2状態のとき、前記中央処理装置へのクロック信号の供給が停止され、前記第1データプロセッサの制御に基づいて、前記信号経路を介して前記第1外部バスと前記第2外部バスを接続し、前記第1データプロセッサは前記第1端子、前記信号経路および前記第2端子を介して、前記第2外部バスに接続される前記外部デバイスにアクセス可能であるデータ処理システム。 - 前記第2データプロセッサは、さらに、前記内部バスと前記第2端子とに接続される第2インタフェース回路を有し、
前記第1状態のとき、前記中央処理装置は、前記第2インタフェース回路および前記第2端子を介して、前記第2外部バスにアクセス可能とされる請求項16記載のデータ処理システム。 - 前記第2状態のとき、前記第1データプロセッサは、時刻表示制御の情報を前記第1外部バスへ出力し、前記第1端子、前記信号経路及び前記第2端子を介して前記第2外部バスへ出力する請求項17記載のデータ処理システム。
- 前記内部バスは、さらに、SDRAMに接続可能なSDRAMインタフェース回路、液晶ディスプレイ装置に接続可能なLCDインタフェース回路、メモリカードに接続可能なメモリカードインタフェース回路、シリアルインタフェース回路、揮発性メモリ、電気的に書き換え可能な不揮発性メモリ、及び汎用入出力ポート回路の中から選ばれた単数若しくは複数の回路が接続可能である請求項18記載のデータ処理システム。
- 前記第1状態のとき、前記中央処理装置がレジスタに対する値のセットに応じて前記第2状態へ遷移する請求項19記載のデータ処理システム。
- 前記第1データプロセッサは、前記動作状態へ遷移するための制御信号を前記第2データプロセッサへ供給可能な請求項1乃至6の何れか1項記載のデータ処理システム。
- 前記第1データプロセッサは、前記第2状態から前記第1状態へ遷移するための制御信号を、前記第2データプロセッサへ供給する請求項7乃至15の何れか1項記載のデータ処理システム。
- 前記第2データプロセッサは、前記第1状態へ遷移するために、前記第1データプロセッサから制御信号を供給される請求項16乃至20の何れか1項記載のデータ処理システム。
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