CN1936876A - 数据处理系统和数据处理器 - Google Patents

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Abstract

本发明提供了一种数据处理器(101)，其具有接口装置(119)，以连接其他数据处理器(100)，该接口装置能够以总线主控的方式，将其他数据处理器连接到某个数据处理器的内部总线(108)，相关的其他数据处理器能够经由所述接口装置，从外部直接操作存储映射到内部总线的外围功能。因此，数据处理器能够在不中断正在执行的程序的情况下，利用其他数据处理器的外围功能。简而言之，一个数据处理器可以共同使用其他数据处理器的外围资源。

Description

数据处理系统和数据处理器
本申请是申请日为2001年10月24日的专利申请200610058225.8的分案申请，其中专利申请200610058225.8是申请日为2001年10月24日的专利申请01822398.2的分案申请。
技术领域
本发明涉及的技术领域为，连接数据处理器的总线的数据传送系统以及由多个数据处理器和多条系统总线构成的系统中的数据传送系统。例如，本发明涉及的技术可有效应用于数据处理器共同使用其他数据处理器之内置电路的技术，以及数据处理器访问其他数据处理器之外部总线的技术。另外，本发明涉及数据处理器的操作程序最初存储在存储器中的引导控制技术。
背景技术
随着系统的复杂化，系统中安装的数据处理器和组件的数目越来越多。例如，在移动电话系统中，用于控制通信的基带数据处理器具有受控软件(应用程序和按键控制等)和硬件(RF电路的组件，LCD和存储器等)。然而，随着功能的多样化，目前基带处理器难以执行所有处理。在现有技术的PC系统中，通过提高数据处理器的运行频率，已经解决了上述问题，但是近年来在电池驱动类型的移动终端中，不能简单地以较高的频率来改善性能，因为必须延长电池的使用寿命。
另一种考虑是通过使用某种方法来改变数据处理器的处理频率，但是难以实现实用，因为很难在系统中实现。另外，能够实现高速运算的数据处理器其芯片面积越来越大，并且很难降低待机状态期间的电流值。
为了解决上述问题，采用协处理器或其他数据处理器来处理现有技术的数据处理器无法处理的应用程序。因此，在需要特定处理时，能够仅操作适合于特定处理的数据处理器，从而能够容易地构造系统，并最终降低整个系统的功耗。
当在一个系统上安装诸如数据处理器和协处理器之类的多个数据处理器时，通常利用公用总线连接数据处理器。然而，当使用了一个不能共同使用总线的数据处理器时，并且由于存储器访问性能不足而不能通过共同使用总线来展现全部性能时，需要构造与某个数据处理器的接口，然后将该接口连接到其他处理器的总线，才能进行数据传送。作为上述接口，有一种例如由TI公司的DSP(TMS320C54x)支持的主端口接口。实际上，通过利用数据处理器的内置RAM和中断功能，实现数据处理器之间的数据传送。然而，要使用传送的数据，必须执行软件。
不但系统而且数据处理器的功能本身都是非常复杂的。当在系统上安装多个数据处理器时，不要求多个数据处理器通过有效使用安装到数据处理器上的功能，如存储器接口、USB(通用串行总线)、存储卡、SDRAM(同步DRAM)串行接口等，来支持相同的重复的功能。当数据处理器与不依靠公用总线的接口相连时，必须在使用各数据处理器支持的功能的条件下，利用软件来处理传送的数据。例如，当某个数据处理器希望利用另一个数据处理器的存储器接口访问存储器时，已经要求一次将利用上述接口存取的数据传送到另一个数据处理器，其后作为中断处理执行该另一个数据处理器的程序，从而将要执行此程序的该另一个数据处理器访问存储器，在此类访问之后，该另一个数据处理器向一个数据处理器发出中断，以便经由该接口将数据传送到一个数据处理器。
复杂系统结构产生的另一个问题是缩小安装面积。特别地，对于移动信息终端，需要减少系统中使用的元件的数目，以缩小安装面积，目的是降低功耗和成本。然而，当改善系统以具有多种功能时，为了实现此类功能，需要增加元件的数目。特别地，如上所述，当包含多个数据处理器时，该问题会变得更严重。
正如关于现有技术描述的那样，当在系统中安装多个数据处理器并且不能利用公用总线连接此类数据处理器的情况下，需要包括用于相互连接数据处理器的接口。诸如TI公司的DSP的主接口进行握手，以利用数据处理器的内置RAM和中断功能实现数据传送。在该方法中，由于需要针对每次数据传送执行中断处理程序，因此，会因正在运行的程序的执行受中断而降低性能。特别地，当仅仅需要使用数据处理器支持的外部接口时，会出现问题。
此外，本发明的发明人论述了最初在存储器中存储数据处理器的操作程序的技术。例如，在为存储CPU的操作程序而在芯片上制作电可重编程闪存的微处理器中，通常例如通过使用诸如EPROM写入器之类的写入设备在制造阶段写入这种闪存的初始程序。然而，上述写入操作非常复杂，并且需要很长时间，因为此类写入操作伴随有验证处理和重写处理。因此，写入操作也被认为是增加数据处理器之制造成本的原因。
发明内容
因此，本发明的目的在于实现一种数据处理器，该数据处理器除为实现多功能而变得复杂的数据处理系统的存储器接口之外，还实现了用于数据传送的数据传送接口。此外，本发明的另一个目的在于有效使用相关数据处理器的内部功能，或来自与该接口相连的其他数据处理器或设备的相关数据处理器的外部电路。此外，本发明旨在通过改善系统性能最终实现低功耗和低成本。
本发明的其他目的在于提供一种数据处理系统以及一种数据处理器，该数据处理器能够容易地实现将待由数据处理器执行的程序在最初就写入到非易失存储器中的处理。
根据本说明书的描述部分和附图，容易理解本发明的上述目的、其他目的以及全新特征。
以下简短叙述本说明书公开的典型发明。
根据本发明的第一方面，允许其它数据处理器进行数据处理器的内部总线访问。
根据本发明的第一方面，为数据处理器(100)配备一个接口装置(119)以连接另一个数据处理器(101)，该接口装置能够以总线主控的方式，将其他数据处理器连接到某个数据处理器的内部总线，以便支持借助该接口装置对从外部存储映射到其他相关数据处理器内部总线的外围功能进行直接操作。从而该数据处理器能够利用其他数据处理器的外围功能，而无需中断正在执行的程序。当第一数据处理器利用第二数据处理器的存储器接口访问例如特定存储器时，第一数据处理器能够进行访问，并然后借助第二数据处理器的接口装置使用外围存储器和其他外围电路。简而言之，一个数据处理器能够共同使用其他数据处理器的外围资源。换句话说，第一数据处理器能够直接使用第二数据处理器包含的其他接口功能。从而能够实现系统的高性能。
以下详细说明根据上述方面的本发明。根据第一方面的数据处理系统包括第一数据处理器(100)和第二数据处理器(101)。第二数据处理器包括接口装置(119)，后者使得第一数据处理器获得使用第二数据处理器的内部总线的权限。接口装置使已获得内部总线使用权限的第一数据处理器访问与内部总线相连的输入/输出电路。
输入/输出电路是由例如从与SDRAM相连的SDRAM接口电路、与液晶显示设备相连的LCD接口电路、与存储卡相连的存储卡接口电路、串行接口电路、非易失存储器、电可重编程非易失存储器和通用输入/输出端口电路中选择的一条或多条电路构成的。
接口装置可以包括缓冲器RAM(107)，后者专门进行响应，以实现由第二数据处理器进行的访问操作和由第一数据处理器进行的访问操作。
根据本发明的第二方面，允许其他数据处理器通过某个相关数据处理器访问某个数据处理器的固有外部总线。
为根据第二方面的本发明配备装置(114)，当第二数据处理器(101)处于等待状态(电源关闭或待机状态)时，该装置启动第一数据处理器(100)和相关第二数据处理器的外部设备(104)之间的、位于第二数据处理器内的接口。因此，在相关第二数据处理器处于等待状态时，第一数据处理器无需使用外部电路，也能控制与第二数据处理器相连的设备。简而言之，即使第二数据处理器处于等待状态，第一数据处理器通过绕过第二数据处理器的内部电路，能够控制与相关第二数据处理器相连的外部电路。由此，能够减少构成数据处理系统的元件的数目，也能够降低成本。
以下详细说明基于上述方面的本发明。根据第二方面的数据处理系统包括：第一数据处理器(100)，与第一数据处理器相连的第一总线(103)，与第一总线相连的第二数据处理器(101)，以及与第二数据处理器相连的第二总线(105)。第二数据处理器包括：其一端与第一总线相连而另一端与内部总线相连的第一外部接口电路(119)，其一端与第二总线相连而另一端与内部总线相连的第二外部接口(113)，以及开关电路(114)，当第二数据处理器处于等待状态时，开关电路将第一接口电路的一端连接到第二总线，代替第二外部接口电路的一端。
在第二数据处理器处于等待状态时，例如暂停向第二数据处理器包含的时钟同步电路提供时钟信号。此外，第二数据处理器还包括电源控制电路(116b)，以分离开关电路的操作电源与其他电路的操作电源，并响应第二数据处理器的等待状态，暂停向上述电路和其他电路的全部或部分提供操作电源。由此，当第二数据处理器处于等待状态时，能够降低功耗。
第二外部接口电路包括例如与液晶显示屏控制器相连的LCD接口电路。此时，第二总线连接液晶显示屏控制器。因此，第一数据处理器能够通过开关电路控制液晶显示屏控制器。
根据第三方面，通过相关数据处理器，实现对将由数据处理器在复位操作取消后执行的操作程序最初写入到片上非易失存储器和局域总线上的非易失存储器中的操作进行控制。
根据第三方面的本发明的数据处理系统包括：第一数据处理器(100)和第二数据处理器(101)。第二数据处理器包括：非易失存储器(107)，在复位操作取消后，第一数据处理器采用第一操作方式控制该存储器写入数据；CPU(109)，在第一操作方式的写入操作之后，CPU将非易失存储器看作取指令的目标；以及电可重编程非易失存储器(502)，在复位操作取消后，采用第二操作方式的CPU将电可重编程非易失存储器看作取指令的目标。第一数据处理器指定第二数据处理器采用第一操作方式，然后将用于非易失存储器的写入控制程序存储到非易失存储器中，并允许CPU取出该指令。因此，第二数据处理器能够执行写入到非易失存储器的写控制程序，并根据这种执行将第一数据处理器的操作程序最初写入到片上非易失存储器中。在复位操作取消后，执行该操作程序足以指定第二操作方式。
电可重编程非易失存储器决不限于第一数据处理器的片上存储器。该存储器可以为与第一数据处理器局域总线相连的电可重编程非易失存储器(501)。
根据第三方面的本发明，通过相关数据处理器，实现对将由数据处理器在复位操作取消后执行的操作程序最初写入到片上非易失存储器和局域总线上的非易失存储器的操作进行控制。简而言之，在数据处理器的制造工艺中，无需执行将程序写入到片上程序存储器或类似装置中的过程。
根据本发明的第四方面，需要注意应用于基于上述第一到第三方面的数据处理系统的数据处理器。
数据处理器包括：CPU(109)，与CPU相连的内部总线，与内部总线相连的外围电路(116)，其一端与第一外部终端相连而另一端与内部总线相连的第一外部接口电路(119)，以及其一端与第二外部终端相连而另一端与内部总线相连的第二外部接口电路(113)。第一外部接口电路响应外部访问请求，获得使用内部总线的权限，并可以访问与内部总线相连的外围电路。因此，数据处理器能够使其他数据处理器使用与内部总线相连的片上外围电路。
此外，也可以包括开关电路(114)，当CPU处于等待状态时，该开关电路将第一外部终端连接到第二外部终端，代替第二外部接口电路。允许其他数据处理器通过某个相关数据处理器访问某个数据处理器的固有外部总线。例如，当将LCD控制器连接到数据处理器的局域总线时，在相关数据处理器处于等待状态时，其他数据处理器借助经由系统总线的局域总线上的LCD控制，能够实现LCD的时间显示控制功能。
根据本发明的第三方面，最初写入数据处理器的引导程序，数据处理器还包括：一个在复位操作取消后在第一操作方式下经第一外部接口电路受到外部写入的非易失存储器；以及诸如电可重编程非易失存储器之类的程序存储器。在第一操作方式的写入操作之后，CPU可以从非易失存储器中取出指令，然后执行该指令，此外，在复位操作取消后，CPU能够在第二操作方式下从程序存储器中取出指令，并执行该指令。通过在第二操作方式将用于程序存储器的写入控制程序写入到非易失存储器中，然后采用第二操作方式执行写入的写入控制程序，可以将数据处理器的引导程序最初写入到非易失程序存储器中。
通过在一块半导体衬底上形成CPU、内部总线、第一外部接口电路、第二外部接口电路、开关电路、非易失存储器和程序存储器，用一块芯片构造数据处理器。此外，通过在第一半导体衬底上形成CPU、内部总线、第一外部接口电路、第二外部接口电路、开关电路和非易失存储器，在第二半导体衬底上形成程序存储器(501)，然后在例如高密度安装衬底上安装第一和第二半导体衬底形成密封封装，来构成多芯片模块。
根据本发明的第五方面，从其他方面研究应用于基于第一方面的数据处理系统的数据处理器。
数据处理器包括：与第一总线相连的第一终端，与第二总线相连的第二终端，能够选择性采取第一状态或第二状态的第一内部电路和第二内部电路，经由第一内部电路和第二内部电路从第一终端连接到第二终端的第一信号通路，以及经由第二内部电路从第一终端连接到第二终端的第二信号通路。第二内部电路根据第一内部电路的状态，从第一信号通路或第二信号通路中选择一个所需的信号通路。
例如，第一状态为将由第一内部电路执行的操作状态，而第二状态例如为暂停执行指令的等待状态。第二内部电路在操作状态中选择第一通路，也在等待状态中选择第二通路。
此外，提供电源控制电路，以控制提供给第一内部电路的第一电源，和提供给第二内部电路的第二电源。此时，当为第二内部电路选择第二信号通路时，电源控制电路停止向第一内部电路的全部或部分提供第一电源。简而言之，在等待状态中，停止向未被请求工作的电路提供无用的工作电源。
可以将第一内部电路、第二内部电路和电源控制电路形成在一块半导体衬底上。此外，也可以将第一内部电路和电源控制电路形成在第一衬底上，将第二内部电路形成在第二半导体衬底上，然后将第一和第二半导体衬底密封到一个封装内。由此，可以将数据处理器作成多芯片模块或类似模块。
当第一内部电路包括时钟控制电路(116a)，以向第一内部电路提供用于同步操作的时钟信号时，建议在第二内部电路选择第二信号通路时，时钟控制电路停止向第一内部电路提供时钟信号。在等待状态中，更理想的是停止向未被请求工作的电路提供时钟信号，以避免无用的功耗。
作为理想配置文件，当停止向第一内部电路提供时钟信号时，用于控制向第一内部电路提供第一电源并向第二内部电路提供第二电源的电源控制电路停止向第一内部电路的全部或部分提供电源。
可以将第一内部电路、第二内部电路、时钟控制电路和电源控制电路形成在一块半导体衬底上。此外，可以将第一内部电路、时钟控制电路和电源控制电路形成在第一半导体衬底上，将第二内部电路形成在第二半导体衬底上，然后将第一半导体衬底和第二半导体衬底密封到一个封装中，以形成多芯片模块的数据处理器。
根据本发明的第六方面，从不同方面讨论基于第一方面的信息处理系统。
信息处理系统包括：第一总线，第二总线以及与第一总线和第二总线相连的数据处理器。数据处理器具有第一操作配置文件和第二操作配置文件。在第一操作配置文件中，数据处理器处理第一总线提供的信息，以便向第二总线提供预定信息。在第二操作配置文件中，数据处理器直接向第二总线提供第一总线提供的信息。
此外，根据本发明的其他方面，移动电话系统包括：第一到第三半导体集成电路，连接第一半导体集成电路和第二半导体集成电路的第一总线，以及连接第二半导体集成电路和第三半导体集成电路的第二总线。第二半导体集成电路包括第一操作配置文件和第二操作配置文件。在第一操作配置文件中，第二半导体集成电路根据第一半导体集成电路提供的信息，执行预定处理，并向第三半导体集成电路提供处理结果。在第二操作配置文件中，第二半导体集成电路直接向第三半导体集成电路提供第一半导体集成电路提供的信息。
在上述移动电话系统中，第一半导体集成电路可以提供一个控制信号，该控制信号对待切换到第一和第二操作配置文件中的任一配置文件的第二半导体集成电路进行控制。可以以命令方式提供此类控制信号。
例如，在移动电话系统中，提供第一半导体集成电路以处理基带，提供第三半导体集成电路用于显示控制。例如，至少对视频信号执行预定处理。
可以将存储设备连接到第二总线。例如，存储设备可以存储处理程序，后者规定将要在第二半导体集成电路中执行的处理。
附图说明
图1是一个框图，表示本发明的数据处理系统的示例。
图2是一个框图，详细表示图1所示的第二数据处理器中的旁路区域。
图3是一个框图，表示由多芯片模块构成的数据处理器情况的示例。
图4是一个框图，表示图2所示的第二数据处理器中提供的第一外部接口电路的实例。
图5是一个框图，表示第二数据处理器中提供的第一外部接口电路的另一个实例。
图6表示本发明的数据处理系统中数据处理器的引导程序的最初写入操作的图。
图7是图6所示的数据处理系统中的引导操作的时序图。
图8是图6所示的数据处理系统中的引导操作的另一个时序图。
图9表示引导程序存储在程序存储器的情况下，用于更新引导程序或添加/更新第二数据处理器执行的应用程序时的时序图。
图10是构成图3所示数据处理器的多芯片模块的截面图。
具体实施方式
图1表示本发明的数据处理系统的示例。该系统包括：与第一外部总线103相连的第一数据处理器100，以及与第二外部总线105相连的第二数据处理器101。第一外部总线103与诸如RAM、ROM和闪存(FLASH)之类的多个外部设备102相连。第二外部总线105与诸如RAM、ROM、FLASH和液晶显示屏(LCD)控制器之类的外部设备104相连。通过作为第一外部总线103上的设备的第一外部接口电路119，将第二数据处理器101连接到第一外部总线103。
第二数据处理器101包括一条内部高速总线108和一条内部低速总线115。内部高速总线108与CPU 109、高速缓冲存储器110、数字信号处理器(DSP)111、作为内部高速总线108与低速总线115之间的总线桥接电路的桥接电路112、第一外部接口电路119、第二外部接口电路113以及RAM 107相连。内部低速总线115与串行接口电路(SCI)、USB(通用串行总线)、定时器、存储卡接口电路(MCIF)、诸如IO端口之类的通用输入/输出端口(IOP)、时钟脉冲发生器(CPG)以及诸如闪存之类的外围电路116相连。在图1中，利用标号116a表示时钟脉冲发生器(CPG)，利用标号116b表示通用输入/输出端口(IOP)。
将数据处理系统配置为移动电话系统，尽管并不特别限于此。此时，第一数据处理器100执行基带处理。第二数据处理器101控制诸如液晶显示屏控制器之类的外部设备104的视频显示，并执行诸如信号压缩和扩展之类的信号处理。尽管并不特别限于此，第一数据处理器100通过第二数据处理器101，经液晶显示屏控制器对诸如时间显示进行控制。
第一外部接口电路119使得第一数据处理器100获得使用第二数据处理器内部总线(如高速总线108)的权限，同时，使得有权使用内部总线108的第一数据处理器100访问与内部总线108相连的输入/输出电路。输入/输出电路意指电阻或与DSP 111相似的电路。简而言之，允许第一数据处理器100以内部高速总线108的总线主控的方式运行。内部总线控制部件106控制诸如总线主控之类的操作。
此外，第一外部接口电路119控制RAM的操作，RAM作为CPU109和第一数据处理器100的公用存储器或公用缓冲器。亦即，第一外部接口电路119专门响应CPU对RAM 107的访问请求以及第一数据处理器100对RAM 107的访问请求，操作RAM 107。由于RAM107具有公用缓冲器功能，所以能够实现第一数据处理器100和第二数据处理器101之间的数据传送。例如，对于该数据传送，通过使用中断信号117实现握手控制。实际上，当第一数据处理器100向RAM 107中存储数据时，提供CPU 109的中断信号117，CPU 109借助响应此类中断的中断处理，取出RAM 107中的数据。相反，外部接口电路119向第一数据处理器100发送中断请求。
第二外部接口电路113的接口规格能够实现与外部总线105相连的外部设备的接口。例如，当假设连接FLASH和液晶显示屏(LCD)控制器作为外部设备104时，第二外部接口电路113能够用作闪存接口电路和LCD接口电路的接口。
在图1所示的结构中，区域118备有开关电路114，当第二数据处理器101处于等待状态时，开关电路114将第一外部接口电路中的外部总线103连接到外部总线105，以代替到达第二外部接口电路113中与外部总线105的连接端。亦即，当第二数据处理器101处于等待状态时，开关电路114选择连接配置文件，以便将第一外部总线103连接到第二外部总线105，以代替第二外部接口电路113。因此，经由开关控制部件114，第一数据处理器100能够访问第二外部总线105上的设备。例如，经由开关电路114，第一数据处理器100能够控制作为外部总线105上的外部设备104的液晶显示屏控制器。这里，当第二数据处理器101处于等待状态时，图1所示的区域118中的电路进行工作。
当第二数据处理器101处于等待状态时，停止向相关第二数据处理器101中包含的CPU 109、DSP 111、串行接口电路和诸如定时器之类的时钟同步电路提供时钟信号。例如，当CPU 109为时钟脉冲发生器116a的等待状态寄存器设置等待状态启动位时，时钟脉冲发生器116a停止时钟信号CLK的输出操作或振荡操作，以停止提供时钟信号。
在图1中，标号120表示电源电路。在第二数据处理器101中，可以彼此隔离开关电路114的工作电源vdd1和其他电路的工作电源vdd2。例如，可以物理隔离工作电源vdd1的外部电源接线端和电源布线与工作电源vdd2的外部电源接线端和电源布线。电源电路120向相应的电源接线端提供工作电源vdd1和vdd2。通用输入/输出端口116b作为电源电路120的电源控制电路。当第二数据处理器101切换到等待状态时，通用输入/输出端口116b停止向其他电路的全部或部分提供工作电源vdd2。当第二数据处理器101工作时，总是向开关电路114提供工作电源vdd1。当第二数据处理器101由于中断而中止等待状态时，向中断控制电路提供工作电源。当转换到等待状态时，电源控制电路116b将电源电路120的电源控制寄存器设置为电源提供停止指令状态。因此，停止提供工作电源vdd2。这里，在从等待状态恢复到操作状态的过程中，对电源控制寄存器执行到电源提供指令状态的复位操作就足够了。
图2表示图1中的第二数据处理器101中的区域118的详细电路示例。此外，在本例中，以内部低速总线115的总线主控方式，第一外部接口电路119与信号线200相连。正如图2的信号线200表示的那样，第一外部接口电路119以总线主控方式操作的内部总线并不限于高速总线108，可以为低速总线。
在数据处理器1中，在区域118中形成的电路称为第二电路，而在其他区域中形成的诸如CPU 109之类的电路称为第一电路。区域118包括：第一外部终端210，连接第一外部终端和第一电路的第一总线211，连接第一电路和第二电路的第二总线212，连接第一外部终端和第二内部电路的第三总线213，第二外部终端215，连接第二外部终端和第二电路的第四总线216，用于选择第二总线212和第三总线213之一以连接第四总线的选择器217，总线驱动器218，以及第五总线219。在转换到等待状态的过程中，选择器217选择将第一总线211连接到第四总线216的连接配置文件。当注意CPU 109的状态时，在等待状态中，控制第一电路执行的指令(第一状态)，而在操作状态中，由第一电路执行指令(第二状态)。在等待状态中，第二数据处理器101直接将第一外部总线103连接到第二外部总线105。在本例中，当第二数据处理器101处于等待状态时，第一外部总线103的数据被无条件地传送到第二外部总线105，但是也可以利用输入/输出缓冲器(未示出)连接第一外部总线103和第二外部总线105。因此，能够控制从第一外部总线103到第二外部总线105的输入/输出。
在图1和图2中，形成第二数据处理器101，作为一块半导体衬底上形成的所谓单芯片数据处理器。
图3表示由多芯片模块构成的第二数据处理器300的示例。第二数据处理器300包括：第一外部接口电路119，具有开关电路114功能的芯片301，以及具有其他功能的芯片302。芯片302具有到内部高速总线108的连接部件303用作第一外部接口电路119，可以按照内部高速总线108的总线主控方式，操作与连接部件303相连的芯片301。当第二数据处理器300处于等待状态时，只需操作芯片301，就能将第一外部总线103连接到第二外部总线105。
图4表示第二数据处理器101的第一外部接口119的实例。第一外部接口电路119包括：外部总线访问控制部件401，总线转换仲裁部件402，内部总线访问控制部件403，RAM访问控制部件404，以及复位/中断控制部件405。
将来自第一外部总线103的访问信息输入到外部总线访问控制部件401中，然后通过对输入信息同步，传送到总线转换仲裁部件402。总线转换仲裁部件判断相关访问是要访问RAM 107，还是要访问内部总线108。当对内部总线108发出该访问时，则将访问请求输出到内部总线访问控制部件403，以根据内部总线108的总线访问规范驱动总线访问操作。简而言之，向符合内部总线108总线访问规范的总线108提供地址信号、总线访问控制信号和数据，并接收来自总线108的数据。当向RAM 107发送访问请求时，将存储器访问请求发送到RAM访问控制部件404，以驱动符合RAM 107访问规范的访问操作。简而言之，向符合存储器访问规范的RAM 107提供地址信号、存储器控制信号和数据，并接收来自RAM 107的数据。
在复位/中断控制部件405中，对发送给CPU 109的中断/复位指令和来自CPU 109的中断指令的发出进行处理，外部总线访问控制部件401向第一外部总线103上的设备发出相应请求。此外，由外部总线访问控制部件401，将来自第一外部总线103上的设备的请求以及来自RAM访问控制部件404的操作请求，提供给复位/中断控制部件405，作为相应的中断请求。
图5表示第二数据处理器101的第一外部接口119的另一个实例。在该图中，举例说明用于实现总线103的接口、总线115的接口以及RAM 107的接口的实例。第一外部接口电路119包括：控制电路410，变址寄存器IDX以及地址标志FG。控制电路410包括包含内置控制电路的寄存器，如地址寄存器ADR、数据寄存器DAT、指令寄存器CMD、访问控制寄存器ACS和状态寄存器STS。当设置逻辑值“1”时，地址标志FG指定选择变址寄存器IDX，当设置逻辑值“0”时，指定选择包含内置控制电路的寄存器。当设置逻辑值“0”时，根据变址寄存器IDX的数值，确定应该选择包含内置控制电路的寄存器中的哪个寄存器。通过第一外部总线103，访问变址寄存器IDX和地址标志FG。总线103包括数据总线103D，地址总线103A和控制总线103C。根据变址寄存器IDX的数值，选择包含内置控制电路的寄存器，通过数据总线103D，将地址信息、数据信息、总线访问控制信息和指令信息加载到相应寄存器中，并根据加载的指令信息，驱动对RAM 107的访问和对总线115的访问。此时，关于访问，使用寄存器的设定值，并根据访问控制信息确定访问定时。经由外部总线103写入到RAM 107中的数据可以从CPU 109经由内部总线108访问。总线108包括数据总线108D，地址总线108A和控制总线108C。总线115包括数据总线115D，地址总线115A和控制总线115C。
图6表示本发明数据处理系统中数据处理的引导程序的最初写入示例。在图6的示例中，将存储器502置于CPU 109的内部总线115上，同时将存储器501置于第二外部总线105上。在本例中，存储器501、502作为用户程序存储区，尽管不做特别限制。此时，在存储器501或502中通常存储需要在复位第二数据处理器101之后立即执行的引导程序。在图6中，将内部存储器502连接到内部低速总线115，但是也可以连接到内部高速总线108。第二数据处理器的内部存储器502为诸如闪存之类的电可重编程非易失存储器，并且可以和CPU 109等一起形成在一块半导体衬底上，或者形成在不同的半导体衬底上，并也可以密封到一个封装中。当在不同半导体衬底上形成然后密封到一个封装中时，可以在该封装内，将其连接到第二外部总线105，而不是连接到第二数据处理器101的内部总线108、115。这里，电可重编程非易失存储器501和502作为程序存储器。
在制造诸如数据处理器101之类的半导体集成电路的过程中，通过使用诸如EPROM写入器之类的写入设备，将程序最初写入到电可重编程非易失存储器501、502中。图6的示例基于以下假设，在数据处理系统上安装数据处理器101的最初阶段，最初没有将引导程序写入到非易失存储器501、502中。图6的数据处理系统从最初阶段开始启动引导程序的最初写入操作。简而言之，第二数据处理器101包含从RAM 107引导第二数据处理器101的系统。亦即，经由第一外部总线103，由第一数据处理器100将第二数据处理器101的引导程序写入到RAM 107中，以便在此写入操作之后，控制第二数据处理器101执行RAM 107中的程序。为此，需要切换处理，以驱动第二数据处理器101执行RAM 107中的程序，或执行存储器501或502中的程序。当复位信号(RES)504指示复位操作时，利用引导方式信号(BT)503的电平执行切换操作。例如，当复位信号504为低电平期间，如果引导方式信号503为高电平，则通过执行RAM107中的程序进行切换，而如果引导方式信号503为低电平，则通过执行存储器501、502中的程序进行切换。
以下详细说明引导程序的最初写入操作的结构。在第二数据处理器101中，在复位信号504取消复位操作后，由处于第一操作方式的第一数据处理器100将RAM 107设置为可写状态。在第一操作方式中，例如，在将复位信号504设置为低电平的复位期间将引导方式信号503设置为高电平，从而复位信号504反为高电平以取消复位操作。此时，CPU 109处于取指令状态。简而言之，控制提供给CPU 109的启动向量。如上所述，此时，第一数据处理器100将对RAM 107的访问扩展到第一外部接口电路106。在数据处理器100完成对RAM 107的写入操作后，根据数据处理器100提供给第一外部接口电路119的命令，或响应引导方式信号503从高电平到低电平的变化，向CPU 109提供用于指示RAM 107的引导地址的启动向量。因此，CPU 109执行RAM 107中存储的程序。这里，因为注意用户程序的最初写入操作，所以只要RAM 107中存储的程序至少为用户程序的写入控制程序就足够了。可以将用户程序本身连同上述程序预先传送到RAM 107中。否则，通过执行传送给RAM 107的写入控制程序，从串行接口电路116或类似电路中读取该程序，也能够将用户程序最初写入到存储器502中。
在取消复位操作之后的第二操作方式中，CPU 109将存储器501或502作为取指令的目标。在第二操作方式中，将引导方式信号503设置为低电平，并且在复位信号504例如被设置为低电平期间，将复位信号504反为高电平，从而取消复位操作。因此，CPU 109经由第一操作方式，执行最初存储在存储器501或502中的用户程序。
以下说明第一数据处理器100在RAM 107中存储作为引导程序的写入控制程序的操作。
首先，在引导第二数据处理器101之前，由第一数据处理器100将从外部存储器或从串行接口(未示出)输入的引导程序，写入到第二数据处理器101的RAM 107中，外部存储器例如为存储器505或与第一数据处理器100相连的存储卡506。
传送到RAM 107的引导程序甚至可以包括应用程序，但是当引导程序包括以下处理时，可以使用比较简短的引导程序。例如，通过从第一数据处理器100经由第一外部接口电路119传送程序，将待写入到存储器501或502中的程序，存储到RAM 107的程序中。否则，通过使用第二数据处理器的外围设备116的串口、USB端口或存储卡，存储通过传送程序待写入到存储器501、502中的程序。
根据以上说明，当用于引导第二数据处理器101的存储器501、502为闪存时，本质上在系统装配的后处理中需要初始化闪存的系统，但是由于在从RAM 107中进行引导的方式下能够初始化闪存，所以能够降低数据处理器101的批量生产成本。
图7表示图6所示的数据处理系统中的引导操作的时序图示例。
第一数据处理器100提供引导方式信号503和复位信号504，以控制第二数据处理器101的驱动。
当第一数据处理器将引导方式信号503设置为高电平，以取消复位(复位信号从低电平变为高电平)，由此在从RAM 107进行引导的方式下驱动第二数据处理器。因此，经由第一外部总线103，将引导程序传送到RAM 107中。第二数据处理器的CPU 109检测引导方式信号为高电平，然后经由第一外部接口电路119，从RAM 107中取出引导程序。在传送引导程序时，控制CPU 109取出指令，并因为尚未向CPU 109提供引导程序而因此将CPU设置为等待状态。一旦传送完引导程序，第一数据处理器100就向第一外部接口电路119传送传送完成指令，并当第一外部接口电路119指示取出引导程序放入CPU 109中时，利用RAM 107中的程序驱动第二数据处理器101。CPU 109执行RAM 107中的引导程序，然后经由内部高速总线108，执行将引导程序写入到存储器501、502中的写入处理。在将引导程序写入到存储器501、502的处理完成以后，再次复位第二数据处理器101(复位信号(RES)504从高电平变为低电平)，在将引导方式信号(BT)503设置为低电平时，取消上述复位，以驱动第二数据处理器101。因此，CPU 109从存储器501、502中取出引导程序，以执行该程序，由此驱动第二数据处理器的数据处理操作。
图7的示例表示经由第一外部总线103，从存储器505或与第一数据处理器100相连的存储卡506，向存储器501、502提供引导程序的操作定时。
图8表示图6所示的数据处理系统中的引导操作的另一个时序图示例。图8所示的时序假设经由第二数据处理器101的串口和USB端口116或类似端口，提供存储器501、502中存储的引导程序。其他方面与图7相同。
图9表示在存储器501、502中存储引导程序的情况下，更新引导程序或添加/更新第二数据处理器101执行的应用程序时的时序图示例。
当第一数据处理器100将引导方式信号503设置为低电平以取消复位时，通过取出存储器501、502中的引导程序，第二数据处理器101开始驱动。存储器501、502预先存储传送程序，以更新引导程序或添加/更新处理器2执行的应用程序，并利用来自第一数据处理器100的驱动指令或类似指令驱动传送程序。例如，经由例如与第一数据处理器100相连的天线，通过无线通信接收要添加的应用程序，第一数据处理器100经由外部总线103，向RAM 107传送所接收的需要添加的应用程序。第二数据处理器101经由第一外部接口电路119，取出与内部总线108相连的RAM 107中存储的需要添加的应用程序，然后将该应用程序传送到存储器501或502，以便进行写入操作。
图10表示构成图3所示数据处理器300的多芯片模块的截面图示例。在高密度安装板510的平面上，设置与玻璃环氧树脂衬底构成的印刷电路板的安装面相连的许多块形电极511，而在另一面上，设置与块形电极511相连的许多微块形电极512和焊盘电极513。在一部分微块形电极512中，以面朝下的方式安装半导体芯片302的压焊区。堆叠其他半导体芯片301，设置到半导体芯片302上，利用焊线515连接该半导体芯片301的压焊区与对应的焊盘电极513。利用树脂516浇铸全部焊线515和半导体芯片301、302。
基于其最佳实施方式描述本发明，但本发明决不限于此，可以在权利要求书的范围内，对本发明进行各种变更和修改。
例如，数据处理器包括的外围电路和其他电路模块并不限于参照图1描述的电路，并且可根据需要进行变更。可以不按高速总线和低速总线对数据处理器的内部总线分类。另外，通常并不将第一电路和第二电路的工作电源系统与外部电源接线端分离，并且可以利用开关电路停止提供电源。此外，当数据处理器为多芯片模块时，装入的半导体集成电路的种类并不限于上述种类，可以总共安装三块芯片，诸如闪存502之类的半导体芯片，诸如CPU 109之类的处理器核心芯片以及诸如半导体芯片301之类的接口芯片。可以将多个闪存芯片安装到多芯片模块上。
如上所述，可以将本发明广泛用于旨在使用多个数据处理器来分散处理负载的数据处理系统，以及用于利用此类数据处理系统的数据处理器中，数据处理系统如移动电话系统，显示控制系统，打印机系统和其他移动信息终端。

Claims (4)

1.一种数据处理器，包括：
中央处理单元；
内部总线；
第一外部接口电路；
第二外部接口电路；以及
开关电路，
其中所述数据处理器具有多个操作状态，包括待机状态和活动状态，在该活动状态中所述中央处理单元能够执行多个指令，
其中所述第一外部接口电路连接到所述内部总线和第一外部总线，该第一外部总线处于所述数据处理器之外，
其中所述第二外部接口电路连接到所述内部总线和第二外部总线，该第二外部总线处于所述数据处理器之外，
其中所述开关电路在所述数据处理器处于所述待机状态时，能够连接所述第一外部总线和所述第二外部总线，
其中所述数据处理器依赖于其的所述操作状态，来控制所述开关电路的所述开关操作，以及
其中在所述待机状态中，经由所述开关电路从所述第一外部总线到所述第二外部总线来对所述数据处理器进行访问。
2.根据权利要求1的数据处理器，
其中所述数据处理器进一步包括时钟产生电路，其向内部电路提供多个时钟信号，该内部电路包括所述第一外部接口电路和第二外部接口电路，以及
其中所述时钟产生电路在所述数据处理器的所述待机状态期间暂停向所述内部电路输出所述时钟信号。
3.根据权利要求1的数据处理器，
其中所述数据处理器包括：
提供给内部电路的第一操作电源，该内部电路包括所述第二外部接口电路；
提供给所述开关电路的第二操作电源；以及
电源控制电路，能够响应于所述待机状态暂停第一操作电源向内部电路的供电。
4.根据权利要求3的数据处理器，
其中所述数据处理器能够在所述待机状态中，经由所述开关电路从所述第一外部总线向所述第二外部总线提供数据。
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