JPH05151075A - メモリ保護装置 - Google Patents
メモリ保護装置Info
- Publication number
- JPH05151075A JPH05151075A JP3314633A JP31463391A JPH05151075A JP H05151075 A JPH05151075 A JP H05151075A JP 3314633 A JP3314633 A JP 3314633A JP 31463391 A JP31463391 A JP 31463391A JP H05151075 A JPH05151075 A JP H05151075A
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- JP
- Japan
- Prior art keywords
- memory
- address
- ram
- rams
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【目的】 データが格納されているＲＡＭのみに電源を
供給させるメモリ保護装置を得る。 【構成】 ＣＰＵ１がアクセスしたアドレスから該当す
るメモリを判定すると共に該メモリに対して初めてのア
クセスかどうかを判定し、初めてのときは指令を送出す
るアドレス監視部１１と、該アドレス監視部１１の指令
に対応したメモリのみに電源を供給させるメモリバック
アップ電源制御部１２とを設けた。
供給させるメモリ保護装置を得る。 【構成】 ＣＰＵ１がアクセスしたアドレスから該当す
るメモリを判定すると共に該メモリに対して初めてのア
クセスかどうかを判定し、初めてのときは指令を送出す
るアドレス監視部１１と、該アドレス監視部１１の指令
に対応したメモリのみに電源を供給させるメモリバック
アップ電源制御部１２とを設けた。
Description
【０００１】
【産業上の利用分野】本発明は、データが格納されてい
るランダムアクセスメモリのみに電源供給するメモリ保
護装置に関するものである。
るランダムアクセスメモリのみに電源供給するメモリ保
護装置に関するものである。
【０００２】
【従来の技術】図４は従来のメモリ保護装置を説明する
ためのブロック図であり、図において、１は中央処理装
置（以下、「ＣＰＵ」という）、２はＣＰＵ１がデータ
を読み込む際に出力するアドレス信号が通るアドレス・
バス、３はＣＰＵ１によって指定されたデータがいきき
するデータ・バス、４はリードオンリメモリ（以下、
「ＲＯＭ」という）である。
ためのブロック図であり、図において、１は中央処理装
置（以下、「ＣＰＵ」という）、２はＣＰＵ１がデータ
を読み込む際に出力するアドレス信号が通るアドレス・
バス、３はＣＰＵ１によって指定されたデータがいきき
するデータ・バス、４はリードオンリメモリ（以下、
「ＲＯＭ」という）である。
【０００３】５〜８はオペレータの目的に応じて動作す
るためのプログラムデータが格納されているランダムア
クセスメモリ（以下、「ＲＡＭ」という）、９はＩ／Ｏ
ポート、１０はＣＰＵ１がアドレス・バス２を介して出
力するアドレス信号に基づいてＲＯＭ４またはＲＡＭ５
〜８へのアクセスを制御するメモリ制御ブロックであ
る。
るためのプログラムデータが格納されているランダムア
クセスメモリ（以下、「ＲＡＭ」という）、９はＩ／Ｏ
ポート、１０はＣＰＵ１がアドレス・バス２を介して出
力するアドレス信号に基づいてＲＯＭ４またはＲＡＭ５
〜８へのアクセスを制御するメモリ制御ブロックであ
る。
【０００４】前記のように構成されたものにおいては、
一般的にＲＡＭ５〜８には他の装置（ＣＰＵ１，ＲＯＭ
４等）と異なる電源（例えばバッテリ）が接続されてい
る。これは、ＲＡＭ５〜８に格納されているプログラム
データを保持するためであり、他の装置が電源断により
停止しても、ＲＡＭ５〜８のみにその電源が供給される
ようになっている。
一般的にＲＡＭ５〜８には他の装置（ＣＰＵ１，ＲＯＭ
４等）と異なる電源（例えばバッテリ）が接続されてい
る。これは、ＲＡＭ５〜８に格納されているプログラム
データを保持するためであり、他の装置が電源断により
停止しても、ＲＡＭ５〜８のみにその電源が供給される
ようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、オペレ
ータによるプログラムデータは全てのＲＡＭ５〜８に格
納されるとは限らず、データの容量によってはＲＡＭ
５，６のみで済む場合がある。このようなとき、電源断
時には未使用のＲＡＭ７，８までバッテリバックアップ
状態としているため、バッテリの省電力化が図れないと
いう問題があった。また、バッテリの消費電力を少なく
する方法として例えば特開平１−１９４０４４号公報に
開示されたものがある。これは、アクセス状態のメモリ
のみバッテリバックアップ状態を解除し、アクセスして
いないメモリに対してバッテリバックアップ状態として
いる。この場合、バッテリバックアップ状態のメモリの
中に、データが格納されていないメモリがあっても電源
が供給されてしまうので、省電力化の回路とは言えがた
いものであった。
ータによるプログラムデータは全てのＲＡＭ５〜８に格
納されるとは限らず、データの容量によってはＲＡＭ
５，６のみで済む場合がある。このようなとき、電源断
時には未使用のＲＡＭ７，８までバッテリバックアップ
状態としているため、バッテリの省電力化が図れないと
いう問題があった。また、バッテリの消費電力を少なく
する方法として例えば特開平１−１９４０４４号公報に
開示されたものがある。これは、アクセス状態のメモリ
のみバッテリバックアップ状態を解除し、アクセスして
いないメモリに対してバッテリバックアップ状態として
いる。この場合、バッテリバックアップ状態のメモリの
中に、データが格納されていないメモリがあっても電源
が供給されてしまうので、省電力化の回路とは言えがた
いものであった。
【０００６】本発明は、かかる課題を解決するためにな
されたもので、必要なＲＡＭのみに電源を供給するメモ
リ保護装置を得ることを目的とする。
されたもので、必要なＲＡＭのみに電源を供給するメモ
リ保護装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明に係るメモリ保護
装置は、ＣＰＵまたはバスマスタがアクセスしたアドレ
スから該当するメモリを判定すると共に該メモリに対し
て初めてのアクセスかどうかを判定し、初めてのときは
指令を送出するアドレス監視部と、該アドレス監視部の
指令に対応したメモリのみに電源を供給させるメモリ電
源制御部とを設けたものである。
装置は、ＣＰＵまたはバスマスタがアクセスしたアドレ
スから該当するメモリを判定すると共に該メモリに対し
て初めてのアクセスかどうかを判定し、初めてのときは
指令を送出するアドレス監視部と、該アドレス監視部の
指令に対応したメモリのみに電源を供給させるメモリ電
源制御部とを設けたものである。
【０００８】
【作用】本発明においては、アドレス監視部は、ＣＰＵ
またはバスマスタがアクセスしたメモリのアドレスが入
力されると、そのアドレスからいずれのメモリかを判定
すると共に、判定したメモリに対して初めてのアクセス
かどうかを判定し、初めてのときはその旨を知らせる指
令をメモリ電源制御部に送出する。メモリ電源制御部
は、その指令が入力されると該当するメモリに電源を供
給させる。
またはバスマスタがアクセスしたメモリのアドレスが入
力されると、そのアドレスからいずれのメモリかを判定
すると共に、判定したメモリに対して初めてのアクセス
かどうかを判定し、初めてのときはその旨を知らせる指
令をメモリ電源制御部に送出する。メモリ電源制御部
は、その指令が入力されると該当するメモリに電源を供
給させる。
【０００９】
【実施例】図１は本発明の一実施例を示すブロック図、
図２はアドレス監視部の動作を説明するためのフローチ
ャート、図３はメモリバックアップ電源制御部の動作を
説明するためのフローチャートである。なお、図４で説
明した従来例と同一または相当部分には同じ符号を付し
説明を省略する。
図２はアドレス監視部の動作を説明するためのフローチ
ャート、図３はメモリバックアップ電源制御部の動作を
説明するためのフローチャートである。なお、図４で説
明した従来例と同一または相当部分には同じ符号を付し
説明を省略する。
【００１０】図において、１１はアドレス監視部で、ア
ドレス・バス２を介して入力されたアドレス信号から番
地を確認すると共に、その番地がＲＡＭ領域内にあるか
どうかを判定する。番地が領域外のときはＲＯＭ４の領
域と判断してそのアドレス信号に対する監視を終了する
が、番地がＲＡＭ領域内のときはその番地を有するＲＡ
Ｍを設定する。その後、設定したＲＡＭに対して初めて
の設定かどうかを判定し、設定が初めてでないときは動
作を終了するが、設定が初めてのときは、そのＲＡＭに
アクセスがあっことを知らせる信号を、後述するメモリ
バックアップ電源制御部１２に出力する。
ドレス・バス２を介して入力されたアドレス信号から番
地を確認すると共に、その番地がＲＡＭ領域内にあるか
どうかを判定する。番地が領域外のときはＲＯＭ４の領
域と判断してそのアドレス信号に対する監視を終了する
が、番地がＲＡＭ領域内のときはその番地を有するＲＡ
Ｍを設定する。その後、設定したＲＡＭに対して初めて
の設定かどうかを判定し、設定が初めてでないときは動
作を終了するが、設定が初めてのときは、そのＲＡＭに
アクセスがあっことを知らせる信号を、後述するメモリ
バックアップ電源制御部１２に出力する。
【００１１】このメモリバックアップ電源制御部１２
は、一次側は図示せぬバッテリと接続され２次側にはそ
れぞれのＲＡＭ５〜８と接続されており、アドレス監視
部１１の出力信号からいずれのＲＡＭ５〜８の電源回路
をオンにするか判断すると共に、該当するＲＡＭ５〜８
にバッテリの電源を供給する。
は、一次側は図示せぬバッテリと接続され２次側にはそ
れぞれのＲＡＭ５〜８と接続されており、アドレス監視
部１１の出力信号からいずれのＲＡＭ５〜８の電源回路
をオンにするか判断すると共に、該当するＲＡＭ５〜８
にバッテリの電源を供給する。
【００１２】次に、動作に就いて説明する。なお、ＲＡ
Ｍ５〜ＲＡＭ８にはプログラムデータが格納されていな
いものとし、ＲＡＭ５には０番地から１９９番地まで、
ＲＡＭ６には２００番地から３９９番地まで、ＲＡＭ７
には４００番地から５９９番地まで、ＲＡＭ８には６０
０番地から７９９番地までのアドレスがハード的にそれ
ぞれ割り当てられているものとし、そして、それらの番
地を前述したＣＰＵ１が管理するものとする。
Ｍ５〜ＲＡＭ８にはプログラムデータが格納されていな
いものとし、ＲＡＭ５には０番地から１９９番地まで、
ＲＡＭ６には２００番地から３９９番地まで、ＲＡＭ７
には４００番地から５９９番地まで、ＲＡＭ８には６０
０番地から７９９番地までのアドレスがハード的にそれ
ぞれ割り当てられているものとし、そして、それらの番
地を前述したＣＰＵ１が管理するものとする。
【００１３】例えば、０番地から１００番地までのデー
タ量を有するプログラムデータがＩ／Ｏポート９を介し
て入力されると、ＣＰＵ１はアドレス・バス２を介して
ＲＡＭ５にアクセスする。このとき、アドレス監視部１
１は、アドレス・バス２より入力されるアドレス信号を
監視しており（Ｓ１）、アドレス信号が入力されたとき
はそのアドレス信号から番地を確認して、その番地がＲ
ＡＭ領域内にあるかどうかを判定する（Ｓ２．Ｓ３）。
番地が領域外のときは、入力したアドレス信号に対する
監視を終了するが、番地がＲＡＭ領域内にあるときはそ
の番地を有するＲＡＭを設定する。この場合、番地が０
番地から１００番地であるためＲＡＭ５を設定すると共
に（Ｓ４）、ＲＡＭ５の設定が初めてかどうかを判定す
る（Ｓ５）。既に設定しているときはこの動作を終了す
るが、初めての設定のときはＲＡＭ５にアクセスがあっ
たことを知らせる信号をメモリバックアップ電源制御部
１２に出力する（Ｓ６）。
タ量を有するプログラムデータがＩ／Ｏポート９を介し
て入力されると、ＣＰＵ１はアドレス・バス２を介して
ＲＡＭ５にアクセスする。このとき、アドレス監視部１
１は、アドレス・バス２より入力されるアドレス信号を
監視しており（Ｓ１）、アドレス信号が入力されたとき
はそのアドレス信号から番地を確認して、その番地がＲ
ＡＭ領域内にあるかどうかを判定する（Ｓ２．Ｓ３）。
番地が領域外のときは、入力したアドレス信号に対する
監視を終了するが、番地がＲＡＭ領域内にあるときはそ
の番地を有するＲＡＭを設定する。この場合、番地が０
番地から１００番地であるためＲＡＭ５を設定すると共
に（Ｓ４）、ＲＡＭ５の設定が初めてかどうかを判定す
る（Ｓ５）。既に設定しているときはこの動作を終了す
るが、初めての設定のときはＲＡＭ５にアクセスがあっ
たことを知らせる信号をメモリバックアップ電源制御部
１２に出力する（Ｓ６）。
【００１４】メモリバックアップ電源制御部１２は、ア
ドレス監視部１１の出力信号が入力されると（Ｓ７）、
その信号から該当するＲＡＭを判定する。判定結果がＲ
ＡＭ６のときはステップ１０に進むが、この場合、ステ
ップ９に進んでＲＡＭ５の電源回路をオンにしてバッテ
リの電源を供給させ動作を終了する。
ドレス監視部１１の出力信号が入力されると（Ｓ７）、
その信号から該当するＲＡＭを判定する。判定結果がＲ
ＡＭ６のときはステップ１０に進むが、この場合、ステ
ップ９に進んでＲＡＭ５の電源回路をオンにしてバッテ
リの電源を供給させ動作を終了する。
【００１５】次に、前記ＲＡＭ５へロードしたプログラ
ムデータに基づいて動作することにより、データの一時
保存などを目的として、ＣＰＵ１が例えば１０１番地か
ら３００番地へアクセスしたときの動作を説明する。こ
のとき、アドレス監視部１１は、前述と同様にアドレス
・バス２より入力されたアドレス信号から番地を確認し
て（Ｓ１，Ｓ２）、その番地がＲＡＭ領域内にあるかど
うかを判定する（Ｓ３）。この場合、番地が１０１番地
から３００番地であるため、０から１９９までの番地を
有するＲＡＭ５と２００から３９９までの番地を有する
ＲＡＭ６とを設定して（Ｓ４）、ＲＡＭ５及びＲＡＭ６
の設定が初めてかどうかを判定する（Ｓ５）。このと
き、ＲＡＭ５に対しては設定が完了しているので動作を
終了するが、ＲＡＭ６に対しては設定が初めてであるの
で、その旨を知らせる信号をメモリバックアップ電源制
御部１２に出力する（Ｓ６）。
ムデータに基づいて動作することにより、データの一時
保存などを目的として、ＣＰＵ１が例えば１０１番地か
ら３００番地へアクセスしたときの動作を説明する。こ
のとき、アドレス監視部１１は、前述と同様にアドレス
・バス２より入力されたアドレス信号から番地を確認し
て（Ｓ１，Ｓ２）、その番地がＲＡＭ領域内にあるかど
うかを判定する（Ｓ３）。この場合、番地が１０１番地
から３００番地であるため、０から１９９までの番地を
有するＲＡＭ５と２００から３９９までの番地を有する
ＲＡＭ６とを設定して（Ｓ４）、ＲＡＭ５及びＲＡＭ６
の設定が初めてかどうかを判定する（Ｓ５）。このと
き、ＲＡＭ５に対しては設定が完了しているので動作を
終了するが、ＲＡＭ６に対しては設定が初めてであるの
で、その旨を知らせる信号をメモリバックアップ電源制
御部１２に出力する（Ｓ６）。
【００１６】メモリバックアップ電源制御部１２は、ア
ドレス監視部１１の出力信号が入力されると（Ｓ７）、
前述と同様にその信号から該当するＲＡＭを順次に判定
する。この場合、ステップ８からステップ１０に進んで
ＲＡＭ６の電源回路をオンにしてバッテリの電源を供給
させ動作を終了する。
ドレス監視部１１の出力信号が入力されると（Ｓ７）、
前述と同様にその信号から該当するＲＡＭを順次に判定
する。この場合、ステップ８からステップ１０に進んで
ＲＡＭ６の電源回路をオンにしてバッテリの電源を供給
させ動作を終了する。
【００１７】この状態で装置の電源をオフしたときは、
ＲＡＭ５及びＲＡＭ６がバッテリバックアップ状態とな
り、他のＲＡＭ７及びＲＡＭ８はオフ状態となってい
る。
ＲＡＭ５及びＲＡＭ６がバッテリバックアップ状態とな
り、他のＲＡＭ７及びＲＡＭ８はオフ状態となってい
る。
【００１８】なお、前記の実施例ではＣＰＵ１がアクセ
スしたＲＡＭ５〜８のみにバッテリの電源を供給させる
ことに就いて例示したが、他の装置（ＣＰＵ１，ＲＯＭ
４等）と同じ系統の電源を、ＣＰＵ１がアクセスしたＲ
ＡＭ５〜８のみに供給させるようにしても同様の効果を
奏する。
スしたＲＡＭ５〜８のみにバッテリの電源を供給させる
ことに就いて例示したが、他の装置（ＣＰＵ１，ＲＯＭ
４等）と同じ系統の電源を、ＣＰＵ１がアクセスしたＲ
ＡＭ５〜８のみに供給させるようにしても同様の効果を
奏する。
【００１９】
【発明の効果】以上のように本発明によれば、ＣＰＵま
たはバスマスタがアクセスするＲＡＭのみに電源を供給
するようにしたので、ＲＡＭによる電力の消費を削減で
きるという効果が得られている。
たはバスマスタがアクセスするＲＡＭのみに電源を供給
するようにしたので、ＲＡＭによる電力の消費を削減で
きるという効果が得られている。
【図１】本発明の一実施例を示すブロック図である。
【図２】アドレス監視部の動作を説明するためのフロー
チャートである。
チャートである。
【図３】メモリバックアップ電源制御部の動作を説明す
るためのフローチャートである。
るためのフローチャートである。
【図４】従来のメモリ保護装置を説明するためのブロッ
ク図である。
ク図である。
１ ＣＰＵ ５ ＲＡＭ ６ ＲＡＭ ７ ＲＡＭ ８ ＲＡＭ １１ アドレス監視部 １２ メモリバックアップ電源制御部
Claims (1)
- 【請求項１】 ＣＰＵまたはバスマスタがアクセスした
アドレスから該当するメモリを判定すると共に該メモリ
に対して初めてのアクセスかどうかを判定し、初めての
ときは指令を送出するアドレス監視部と、 該アドレス監視部の指令に対応したメモリのみに電源を
供給させるメモリ電源制御部とを設けたことを特徴とす
るメモリ保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314633A JPH05151075A (ja) | 1991-11-28 | 1991-11-28 | メモリ保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314633A JPH05151075A (ja) | 1991-11-28 | 1991-11-28 | メモリ保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05151075A true JPH05151075A (ja) | 1993-06-18 |
Family
ID=18055670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3314633A Pending JPH05151075A (ja) | 1991-11-28 | 1991-11-28 | メモリ保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05151075A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002061591A1 (en) * | 2001-01-31 | 2002-08-08 | Hitachi,Ltd | Data processing system and data processor |
| US7043592B2 (en) | 2002-01-30 | 2006-05-09 | Oki Electric Industry Co., Ltd. | External bus controller |
-
1991
- 1991-11-28 JP JP3314633A patent/JPH05151075A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002061591A1 (en) * | 2001-01-31 | 2002-08-08 | Hitachi,Ltd | Data processing system and data processor |
| US7401165B2 (en) | 2001-01-31 | 2008-07-15 | Renesas Technology Corporation | Data processing system and data processor |
| US7401163B2 (en) | 2001-01-31 | 2008-07-15 | Renesas Technology Corporation | Data processing system and data processor |
| US7725616B2 (en) | 2001-01-31 | 2010-05-25 | Renesas Technology Corp. | Data processing system and data processor |
| US7975077B2 (en) | 2001-01-31 | 2011-07-05 | Renesas Electronics Corporation | Data processing system and data processor |
| US8244926B2 (en) | 2001-01-31 | 2012-08-14 | Renesas Electronics Corporation | Data processing system and data processor |
| US8595388B2 (en) | 2001-01-31 | 2013-11-26 | Renesas Electronics Corporation | Data processing system and data processor |
| US8812750B2 (en) | 2001-01-31 | 2014-08-19 | Renesas Electronics Corporation | Data processing system and data processor |
| US9069911B2 (en) | 2001-01-31 | 2015-06-30 | Renesas Electronics Corporation | Data processing system and data processor |
| US7043592B2 (en) | 2002-01-30 | 2006-05-09 | Oki Electric Industry Co., Ltd. | External bus controller |
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