JPS58168121A - 停電復電処理方式 - Google Patents
停電復電処理方式Info
- Publication number
- JPS58168121A JPS58168121A JP57051723A JP5172382A JPS58168121A JP S58168121 A JPS58168121 A JP S58168121A JP 57051723 A JP57051723 A JP 57051723A JP 5172382 A JP5172382 A JP 5172382A JP S58168121 A JPS58168121 A JP S58168121A
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- JP
- Japan
- Prior art keywords
- power
- processing
- input
- processor
- volatile memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
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- Direct Current Feeding And Distribution (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ）発明の技術分野
本発明は、処理装置において処理の実行中に電源断が生
じた場合に、復電後、復電処理を行なうことができるよ
うにするための、停電復電処理方式に関するものである
。
じた場合に、復電後、復電処理を行なうことができるよ
うにするための、停電復電処理方式に関するものである
。
（ＪＪ）従来技術と問題点
処理装置において、処理を行なうに先立ってその装置の
電源を投入した場合と、処理の実行中に停電勢によシミ
源が断になシその後復電した場合とを区別したい場合が
ある。前者の場合には、処理開始のための一定のイニシ
アル処理を行なった後通常の地理に移るが、後者の場合
には１．イニシアル処理のほかに電源断が生じる以前に
行なわれていた処理に対する後処理、例えばデータの復
元等の処理を行なう必要がある。。
電源を投入した場合と、処理の実行中に停電勢によシミ
源が断になシその後復電した場合とを区別したい場合が
ある。前者の場合には、処理開始のための一定のイニシ
アル処理を行なった後通常の地理に移るが、後者の場合
には１．イニシアル処理のほかに電源断が生じる以前に
行なわれていた処理に対する後処理、例えばデータの復
元等の処理を行なう必要がある。。
このように通常の電源投入の場合と、停電後の電源復旧
とを区別するため、従来は次のような停電復電処理方式
が一般に行なわれていた。すなわち、電源盤に停電予告
回路を設け、入力電源が断になってから出力電圧が規格
値以下に低下する数ｍａａｃから数＋ｍ５ｓｅ前に停電
予告信号を出すことによって、処理装置のプｑセッサ部
分に優先度の高い割込みを上げて停電処理を行なわせる
。この停電処理中に、メインメモリ上の固定番地に復電
時に備えておる固有のビットパターンを格納してお〈、
復電時、イニシアル処理後とのビットパターンとの一致
を検出して、一致していれば停電俵の復電であるから所
定の復電処理を行なう、このような停電復電処理を行な
う場合、停電中は装置が無電源の状態になるため、上述
の固有のビットパターンを格納するメインメモリは不揮
発化（無停電化）する必要がある。
とを区別するため、従来は次のような停電復電処理方式
が一般に行なわれていた。すなわち、電源盤に停電予告
回路を設け、入力電源が断になってから出力電圧が規格
値以下に低下する数ｍａａｃから数＋ｍ５ｓｅ前に停電
予告信号を出すことによって、処理装置のプｑセッサ部
分に優先度の高い割込みを上げて停電処理を行なわせる
。この停電処理中に、メインメモリ上の固定番地に復電
時に備えておる固有のビットパターンを格納してお〈、
復電時、イニシアル処理後とのビットパターンとの一致
を検出して、一致していれば停電俵の復電であるから所
定の復電処理を行なう、このような停電復電処理を行な
う場合、停電中は装置が無電源の状態になるため、上述
の固有のビットパターンを格納するメインメモリは不揮
発化（無停電化）する必要がある。
第１図は従来の停電復電処理方式の構成を示している。
同図において１はプロセッサ、２はメインメモリ、６は
バッテリ、４は電源盤、５は停電予告信号、６はバスモ
ある。ｔたメインメモリ２において、２Ａは不揮発メモ
リを、２Ｂは揮発メモリをそれぞれ示している。第１図
においてプロセッサ１およびメインメモリ２中の揮発メ
モリ２Ｂは電源盤４から電源を供給されている。メイン
メモリ２中の不揮発メモリ２Ａは、平常時は電源盤４か
ら電源を供給されているが、停電時にはバッテリ３から
電源を供給されるようになっていて、これによって不揮
発化（無停電化）されている。
バッテリ、４は電源盤、５は停電予告信号、６はバスモ
ある。ｔたメインメモリ２において、２Ａは不揮発メモ
リを、２Ｂは揮発メモリをそれぞれ示している。第１図
においてプロセッサ１およびメインメモリ２中の揮発メ
モリ２Ｂは電源盤４から電源を供給されている。メイン
メモリ２中の不揮発メモリ２Ａは、平常時は電源盤４か
ら電源を供給されているが、停電時にはバッテリ３から
電源を供給されるようになっていて、これによって不揮
発化（無停電化）されている。
今、電源盤４０入力雪瀬が停電すると、電源盤４から停
電予告信号５が送出される。プロセッサ１は停電予告信
号５を受けると、現在実行中の処理を中断して停電処理
を行なう。その停電処理中において、プロセッサ１は不
揮発メモリ２Ａに固定のビットパターン（ｐｏｐｏ ）
１−を格納したのち停止状態となり、停電を待つ。停電
中、はバッテリ６によって不揮発メモＩＪ ２Ａに電源
が供給され、ビットパターン（ｐｏｐｏ）ｔａは保存さ
れている。復電すると電源盤４から装置全体に電源が供
給され、プロセッサ１は電源投入時のイニシアル処理を
実行した後、不揮発メモリ２Ａにおけるビットパターン
が（ＦＯＦＯ）１ｍであるか否かを調べる。ビットパタ
ーンが（Ｆ□Ｆ□）１・であれば、プロセッサ１は所定
の復電処理を行ない不揮発メモＩＪ ２Ａにおけるビ
ットパターンをリセットする。その後、プロセッサ１は
通常の処理を行なう。
電予告信号５が送出される。プロセッサ１は停電予告信
号５を受けると、現在実行中の処理を中断して停電処理
を行なう。その停電処理中において、プロセッサ１は不
揮発メモリ２Ａに固定のビットパターン（ｐｏｐｏ ）
１−を格納したのち停止状態となり、停電を待つ。停電
中、はバッテリ６によって不揮発メモＩＪ ２Ａに電源
が供給され、ビットパターン（ｐｏｐｏ）ｔａは保存さ
れている。復電すると電源盤４から装置全体に電源が供
給され、プロセッサ１は電源投入時のイニシアル処理を
実行した後、不揮発メモリ２Ａにおけるビットパターン
が（ＦＯＦＯ）１ｍであるか否かを調べる。ビットパタ
ーンが（Ｆ□Ｆ□）１・であれば、プロセッサ１は所定
の復電処理を行ない不揮発メモＩＪ ２Ａにおけるビ
ットパターンをリセットする。その後、プロセッサ１は
通常の処理を行なう。
このように従審、の方式においては、メインメモリ上の
空間を揮発メモリと不揮発メモリとに分割して配置する
ことが必須であった。しかしながら不揮発メモリに適す
る素子は価格が高いだけでなく、１素子当シの配憶容量
も揮発メモリに比べてはるかに小さい。また逆に揮発メ
モリの記憶容量が大きいため、その空間を利用して不揮
発メモリを配置する場合が生じ、揮発メモリの一部を使
用しないで不揮発メモリを使用するようにするための回
路が必要になり、回路構成が複雑化する。
空間を揮発メモリと不揮発メモリとに分割して配置する
ことが必須であった。しかしながら不揮発メモリに適す
る素子は価格が高いだけでなく、１素子当シの配憶容量
も揮発メモリに比べてはるかに小さい。また逆に揮発メ
モリの記憶容量が大きいため、その空間を利用して不揮
発メモリを配置する場合が生じ、揮発メモリの一部を使
用しないで不揮発メモリを使用するようにするための回
路が必要になり、回路構成が複雑化する。
（の発明の目的
本発明は、このような従来技術の問題点を解決しようと
するものであって、その目的は、処理装置に対するデー
タの入出力を制御する入出力制御装置に不揮発メモリ番
設け、停電時この不揮発メモリに特定のビットパターン
を保持して復電処理を行なうようにすることによって、
メインメモリを揮発メモリのみにしてその回路を簡素化
し、かつ停電復電処理機能を満足することができる方式
を提供することにある。
するものであって、その目的は、処理装置に対するデー
タの入出力を制御する入出力制御装置に不揮発メモリ番
設け、停電時この不揮発メモリに特定のビットパターン
を保持して復電処理を行なうようにすることによって、
メインメモリを揮発メモリのみにしてその回路を簡素化
し、かつ停電復電処理機能を満足することができる方式
を提供することにある。
（Ｄ）発明の実施例
第２図は本発明の停電復電処理方式の一実施例の構成を
示している。同図において第１図におけると同じ部分は
同じ番号で示されており、２′社揮発メモリのみからな
るメインメモリ、７は入出力制御装置である。また入出
力制御装置７において、７Ａは制御用マイクロプロセッ
サ、７Ｂは制御用プログラムを格納する読出し専用メモ
リ（以下ＲＯＭという）である、７Ｃはマイクロプロセ
ッサ７Ａの作業領域となる読出し書込みメモリ（以下Ｒ
ＡＭという）であって、停電時はバッテリ６から電源を
供給されることによって不揮発化されている。
示している。同図において第１図におけると同じ部分は
同じ番号で示されており、２′社揮発メモリのみからな
るメインメモリ、７は入出力制御装置である。また入出
力制御装置７において、７Ａは制御用マイクロプロセッ
サ、７Ｂは制御用プログラムを格納する読出し専用メモ
リ（以下ＲＯＭという）である、７Ｃはマイクロプロセ
ッサ７Ａの作業領域となる読出し書込みメモリ（以下Ｒ
ＡＭという）であって、停電時はバッテリ６から電源を
供給されることによって不揮発化されている。
７Ｄはインタフェース回路であって、入出力制御装置７
内のバス７Ｅとプロセッサ１のバス６とのインタフェー
スを行なう。入出力制御装置７とメインメモリ２′との
間のデータの転送は、ダイレクトメモリアクセス（以下
１）ＨＡという）転送によって直接性なわれる。
内のバス７Ｅとプロセッサ１のバス６とのインタフェー
スを行なう。入出力制御装置７とメインメモリ２′との
間のデータの転送は、ダイレクトメモリアクセス（以下
１）ＨＡという）転送によって直接性なわれる。
今、電源盤４の入力電源が停電すると電源盤４から停電
予告信号５が送出され、プロセッサ１はこれによって現
在実行中の処理を中断して、停電処理を行なう。その停
電処理中、プロセッサ１は入出力制御装置７に対してコ
マンド（命令）を与えて、ＲＡＭ７Ｃに例えば（５０）
ｔｓのようなフラグをセツトさせる。その後、プロセッ
サ１は停止状態となり停電を待つ、停電中はバッテリ３
によってＲＡＭ７Ｃに電源が供給され、７ツグ（５０）
ｔ＠は保存されている。
予告信号５が送出され、プロセッサ１はこれによって現
在実行中の処理を中断して、停電処理を行なう。その停
電処理中、プロセッサ１は入出力制御装置７に対してコ
マンド（命令）を与えて、ＲＡＭ７Ｃに例えば（５０）
ｔｓのようなフラグをセツトさせる。その後、プロセッ
サ１は停止状態となり停電を待つ、停電中はバッテリ３
によってＲＡＭ７Ｃに電源が供給され、７ツグ（５０）
ｔ＠は保存されている。
復電すると電源盤４から装置全体に電源が供給され、ま
ず入出力制御装置７内のマイクロプロセッサ７Ａが電源
投入時のイニシアル処理を実行し、ｘＡｈｔＶｃ 上
にフラグがセットされているか否かを調べる。フラグが
セットされていれば、入出力制御装置７から固定ビット
パターン例えばＣＦＯＦＯ’）ｓｓがメインメモリ２′
の固定番地にＤＭＡ転送される。
ず入出力制御装置７内のマイクロプロセッサ７Ａが電源
投入時のイニシアル処理を実行し、ｘＡｈｔＶｃ 上
にフラグがセットされているか否かを調べる。フラグが
セットされていれば、入出力制御装置７から固定ビット
パターン例えばＣＦＯＦＯ’）ｓｓがメインメモリ２′
の固定番地にＤＭＡ転送される。
その後入出力制御装置７はフラグをリセットするととも
に、プロセッサ１を実行状態にする。プロセッサ１は電
源投入時のイニシアル処理を実行後、メインメモリ２′
の固定番地を調べ、固定パターン（Ｆ□Ｆ□）ｔｓがセ
ットされていることを識別すると、所定の復電処理を行
なった後、パターン（ｐｏｐｏ）１ｍをリセットして通
常の処理に移行する。
に、プロセッサ１を実行状態にする。プロセッサ１は電
源投入時のイニシアル処理を実行後、メインメモリ２′
の固定番地を調べ、固定パターン（Ｆ□Ｆ□）ｔｓがセ
ットされていることを識別すると、所定の復電処理を行
なった後、パターン（ｐｏｐｏ）１ｍをリセットして通
常の処理に移行する。
（Ｅ）発明の詳細
な説明したように、本発明の停電復電処理方式によれば
、処理装置に対するデータの入出力を制御する入出力制
御装置に不揮発メモリを設け、停電時はこの不揮発メモ
リに特定のビットパターンを保持して復電処理を行なう
ようにしたので、メインメモリに不揮発性メモリを設け
る必要がなく従ってその回路が簡素化され、装置が小形
化される。
、処理装置に対するデータの入出力を制御する入出力制
御装置に不揮発メモリを設け、停電時はこの不揮発メモ
リに特定のビットパターンを保持して復電処理を行なう
ようにしたので、メインメモリに不揮発性メモリを設け
る必要がなく従ってその回路が簡素化され、装置が小形
化される。
第１図は従来の停電復電処理方式の構成を示すブロック
図、第２図は本発明の停電復電処理方式の一実施例の構
成を示すブロック図である。 １・・・プロセッサ、２．２’・・・メインメモリ、２
Ａ・・・不揮発メモリ、２Ｂ・・・揮発メモリ、３・・
・バッテリ、４・・・電源盤、５・・・停電予告信号、
６・・・バス、７・・・入出力制御装置、７Ａ・・・制
御用マイクロプロセッサ、７Ｂ・・・読出し専用メモリ
（ＲＯＭ）、７Ｃ・・・続出し畳込みメモリ（Ｒａ）
、７Ｄ・・・インタフェース回路、７Ｅ・・・入出力制
御装置内のバス特許出願人富士通株式会社
図、第２図は本発明の停電復電処理方式の一実施例の構
成を示すブロック図である。 １・・・プロセッサ、２．２’・・・メインメモリ、２
Ａ・・・不揮発メモリ、２Ｂ・・・揮発メモリ、３・・
・バッテリ、４・・・電源盤、５・・・停電予告信号、
６・・・バス、７・・・入出力制御装置、７Ａ・・・制
御用マイクロプロセッサ、７Ｂ・・・読出し専用メモリ
（ＲＯＭ）、７Ｃ・・・続出し畳込みメモリ（Ｒａ）
、７Ｄ・・・インタフェース回路、７Ｅ・・・入出力制
御装置内のバス特許出願人富士通株式会社
Claims (1)
- プロセッサと揮発メモリからなるメインメモリとデータ
の入出力を制御する人出力制御装置とを具え電源盤から
電源を供給される処理装置において、咳入出力制御装置
内に別電源によって無停電化された不揮発メモリを設け
、処理実行中に電源盤の入力電源が停電したとき該電源
盤から電源断に先立って発生する停電予告信号によって
前記不揮発メモリに７ラグを保持し、復電時該フラグを
検出することによってプロセッサが所要の復電処理を行
なうことを特徴とする停電復電処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051723A JPS58168121A (ja) | 1982-03-29 | 1982-03-29 | 停電復電処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051723A JPS58168121A (ja) | 1982-03-29 | 1982-03-29 | 停電復電処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58168121A true JPS58168121A (ja) | 1983-10-04 |
Family
ID=12894803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051723A Pending JPS58168121A (ja) | 1982-03-29 | 1982-03-29 | 停電復電処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168121A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155014A (ja) * | 1988-12-07 | 1990-06-14 | Miyakawa Seisakusho:Kk | 電源投入装置 |
| EP0471860A1 (en) * | 1990-03-08 | 1992-02-26 | Fanuc Ltd. | Robot control method after interruption of service |
| JPH04114219A (ja) * | 1990-09-05 | 1992-04-15 | Jienetetsuku:Kk | コンピュータ等における外部記憶装置 |
-
1982
- 1982-03-29 JP JP57051723A patent/JPS58168121A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155014A (ja) * | 1988-12-07 | 1990-06-14 | Miyakawa Seisakusho:Kk | 電源投入装置 |
| EP0471860A1 (en) * | 1990-03-08 | 1992-02-26 | Fanuc Ltd. | Robot control method after interruption of service |
| JPH04114219A (ja) * | 1990-09-05 | 1992-04-15 | Jienetetsuku:Kk | コンピュータ等における外部記憶装置 |
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