JPS58208850A - マイクロプログラム格納処理方式 - Google Patents
マイクロプログラム格納処理方式Info
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- JPS58208850A JPS58208850A JP9281182A JP9281182A JPS58208850A JP S58208850 A JPS58208850 A JP S58208850A JP 9281182 A JP9281182 A JP 9281182A JP 9281182 A JP9281182 A JP 9281182A JP S58208850 A JPS58208850 A JP S58208850A
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- JP
- Japan
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- microprogram
- storage
- stored
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- impl
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明はマイクロプログラム格納処理方式に関し、特に
、外部記憶装置に保持されているマイク処理方式に関す
る。
、外部記憶装置に保持されているマイク処理方式に関す
る。
（ロ） 従来技術と間層点
マイクロプログラム市１ｒ御万弐を医用するデータ処理
システムにおける電源投入時等のイニシャルマイクロプ
ログラム・ロード動作においては、通常、フロッピィデ
ィスク等の外部記憶装置に保持されているマイクロプロ
グラムデータを読出し、これを直接、制御ｒｄｌ［に格
納するようにしてい°る。
システムにおける電源投入時等のイニシャルマイクロプ
ログラム・ロード動作においては、通常、フロッピィデ
ィスク等の外部記憶装置に保持されているマイクロプロ
グラムデータを読出し、これを直接、制御ｒｄｌ［に格
納するようにしてい°る。
この方法によると、外部記憶装置のアクセス速度および
外部記憶装置から制御記憶へのデータ転送を制御するサ
ービスプロセッサ等のデータ転送速度が遅く、イニシャ
ルーマイクロプログラムーロドに時間がかがシすぎると
いう問題点があった。
外部記憶装置から制御記憶へのデータ転送を制御するサ
ービスプロセッサ等のデータ転送速度が遅く、イニシャ
ルーマイクロプログラムーロドに時間がかがシすぎると
いう問題点があった。
ビラ 発明の目的
本発明は上記問題点を解決し、制御記憶へのイニシャル
争マイクロプログラム拳ロードに要する時間を短縮する
ことを目的としている。
争マイクロプログラム拳ロードに要する時間を短縮する
ことを目的としている。
に）発明の構成
上記目的を達成するために本発明は、マイクロプログラ
ムを格納する制御記憶を有する中央処理装置と、主記憶
装置と、上記制御記憶に格納されるべきマイクロプログ
ラムデータを保持する外部記憶装置を含むデータ処理シ
ステムにおいて、上記外部記憶装置に保持されているマ
イクロプログラムデータを上記主記憶装置に格納せしめ
る手段と、上記王妃Ｗ装置に格鳴されたマイクロプログ
ジムデータを上記制御記憶に格納せしめる手段とをもう
け、当該データ処理システムへの電源投入時におけるイ
ニシャライズ動作時点において、上記外部記憶装置に保
持されているマイクロプログラムデータを上記主記憶装
置に格納せしめ、しかる後、当該主記憶装置上のマイク
ロプログジムデータを上記制御記憶に格納し、以後、上
記制御記憶へのマイクロプログジムデータの格納が必要
とされるときは上記主記憶装置上のマイクロプログラム
データを上記制御記憶へ格納することを特徴とする。
ムを格納する制御記憶を有する中央処理装置と、主記憶
装置と、上記制御記憶に格納されるべきマイクロプログ
ラムデータを保持する外部記憶装置を含むデータ処理シ
ステムにおいて、上記外部記憶装置に保持されているマ
イクロプログラムデータを上記主記憶装置に格納せしめ
る手段と、上記王妃Ｗ装置に格鳴されたマイクロプログ
ジムデータを上記制御記憶に格納せしめる手段とをもう
け、当該データ処理システムへの電源投入時におけるイ
ニシャライズ動作時点において、上記外部記憶装置に保
持されているマイクロプログラムデータを上記主記憶装
置に格納せしめ、しかる後、当該主記憶装置上のマイク
ロプログジムデータを上記制御記憶に格納し、以後、上
記制御記憶へのマイクロプログジムデータの格納が必要
とされるときは上記主記憶装置上のマイクロプログラム
データを上記制御記憶へ格納することを特徴とする。
（ホ）発明の実施例
図は本発明による実施例のデータ処理システムの要部ブ
ロック図であシ、図中、１は中央処理装置（ＣＰＵ）、
２は主記憶装置（ＭＳ）、３はサービスプロセッサ（Ｓ
ＶＰ）、４はフロッピィディスクからなる外部記１慮装
置、５はサービスプロセッサに付加されるコンソール、
６は制御記憶（Ｃ８）、７はイニシャル・マイクロプロ
グラム・ロー）’（ＩＭＰＬ）制御回路、８はバス・イ
ンレジスタ（ＢＩＲ）、９はデータバッファレジスタ（
ＤＢＲ）、１０はメモリ入力データレジスタ（ｉＶＩＤ
ＲＩ）、１１はアドレスレジ、ｘ、Ｉｌ （ＡＤＲ）
、１２はメモリ出力データレジス／（ＭＤＲＯ）、１３
は制御記憶アドレスレジスタ（Ｃ８ＡＲ）、１４はコン
トロールレジｙ ｌ’ （Ｃ−ＲＥＧ ）、１５は（ニ
シャルーマイクロプロクラム・ロート（ＩＭＰＬ）指示
信号線、１６は図示しない電源制御部からのパワー・オ
ン（ＰＯＷ−ＯＮ）信号線、１７は図示しないオペレー
タ・コンソールカラのイニシャル・マイクロプログ２ム
・ロード（ＩＭＰＬ）指示信号線である。
ロック図であシ、図中、１は中央処理装置（ＣＰＵ）、
２は主記憶装置（ＭＳ）、３はサービスプロセッサ（Ｓ
ＶＰ）、４はフロッピィディスクからなる外部記１慮装
置、５はサービスプロセッサに付加されるコンソール、
６は制御記憶（Ｃ８）、７はイニシャル・マイクロプロ
グラム・ロー）’（ＩＭＰＬ）制御回路、８はバス・イ
ンレジスタ（ＢＩＲ）、９はデータバッファレジスタ（
ＤＢＲ）、１０はメモリ入力データレジスタ（ｉＶＩＤ
ＲＩ）、１１はアドレスレジ、ｘ、Ｉｌ （ＡＤＲ）
、１２はメモリ出力データレジス／（ＭＤＲＯ）、１３
は制御記憶アドレスレジスタ（Ｃ８ＡＲ）、１４はコン
トロールレジｙ ｌ’ （Ｃ−ＲＥＧ ）、１５は（ニ
シャルーマイクロプロクラム・ロート（ＩＭＰＬ）指示
信号線、１６は図示しない電源制御部からのパワー・オ
ン（ＰＯＷ−ＯＮ）信号線、１７は図示しないオペレー
タ・コンソールカラのイニシャル・マイクロプログ２ム
・ロード（ＩＭＰＬ）指示信号線である。
実施例の動作は以下のｆｉシである。まず、図示データ
処理システムへの電源投入が行なわれると図示しない′
電源制御部からのパワー−オン信号線１６によりＩＭＰ
、Ｌ制御回路７が起動される。ＩＭＰＬ制御回路７は、
ＩＭＰＬ制御用データを格納している不揮発性のリード
・オンリ・メモリ（ＲＯＭ）をそなえており、ＩＭＰＬ
動作の単４状態に入る。
処理システムへの電源投入が行なわれると図示しない′
電源制御部からのパワー−オン信号線１６によりＩＭＰ
、Ｌ制御回路７が起動される。ＩＭＰＬ制御回路７は、
ＩＭＰＬ制御用データを格納している不揮発性のリード
・オンリ・メモリ（ＲＯＭ）をそなえており、ＩＭＰＬ
動作の単４状態に入る。
次に、サービスプロセッサ３において外部記憶装置４か
らの読出し動作が可能な状態になると、当該サービスプ
ロセッサ３は、ＩＭＰＬ指示信号線１５によりＩＭＰＬ
制御回路フにＩＭＰＬ動作開始を指示するとともに、外
部記憶装置４から順次、マイクロプログラムデータを続
出してゆく。サービスプロセッサ３は、続出したマイク
ロプログラムデータを、バスウィンレジスタ８全通して
データバッファレジスタ９へ格納してゆく。ＩＩＶＪ、
ＰＬ制御回路７は、図示しないＲＯＭのＩＭＰＬ劃−用
データにもとづいて、マイクロプログラムデータを格納
すべき主記憶装置アドレスを作成し、アドレスレジスタ
１１へ送出する。そして、このアドレスレジスタ１１に
て指定されるロケーシ■ンへ、データバッファレジスタ
９内のマイクロプログラムデータを格納してゆく。
らの読出し動作が可能な状態になると、当該サービスプ
ロセッサ３は、ＩＭＰＬ指示信号線１５によりＩＭＰＬ
制御回路フにＩＭＰＬ動作開始を指示するとともに、外
部記憶装置４から順次、マイクロプログラムデータを続
出してゆく。サービスプロセッサ３は、続出したマイク
ロプログラムデータを、バスウィンレジスタ８全通して
データバッファレジスタ９へ格納してゆく。ＩＩＶＪ、
ＰＬ制御回路７は、図示しないＲＯＭのＩＭＰＬ劃−用
データにもとづいて、マイクロプログラムデータを格納
すべき主記憶装置アドレスを作成し、アドレスレジスタ
１１へ送出する。そして、このアドレスレジスタ１１に
て指定されるロケーシ■ンへ、データバッファレジスタ
９内のマイクロプログラムデータを格納してゆく。
この工うにして、外Ｓ記憶表ｉｉ４内のマイクロプログ
ラムデータをすづて主記憶装置２に格納し終ると、次に
ｉ ＭＰ Ｌ 劇ｍ ｗ路７は、格納されているマイク
ロプログジムデータのうちの必要な部分を制御記憶６へ
格納する動作を開始する。この場合、ＩＭＰＬ制御回路
７は、アドレスレジスター１内の主記憶装置読出しアド
レスと、制御記憶アドレスレジスター３内の制御記憶書
込みアドレスとをそれぞれ順次史新させつつ、主記憶装
置２がら制御記憶６ヘマイクロプログ２ムデータを転送
さ申 せて纏〈。これによシ之制御記［６へのマイクロプログ
ラムデータの格納が終了すると、以後、中央処理装置１
ｌｉ１は通常の動作を開始するＣとが可能となる。
ラムデータをすづて主記憶装置２に格納し終ると、次に
ｉ ＭＰ Ｌ 劇ｍ ｗ路７は、格納されているマイク
ロプログジムデータのうちの必要な部分を制御記憶６へ
格納する動作を開始する。この場合、ＩＭＰＬ制御回路
７は、アドレスレジスター１内の主記憶装置読出しアド
レスと、制御記憶アドレスレジスター３内の制御記憶書
込みアドレスとをそれぞれ順次史新させつつ、主記憶装
置２がら制御記憶６ヘマイクロプログ２ムデータを転送
さ申 せて纏〈。これによシ之制御記［６へのマイクロプログ
ラムデータの格納が終了すると、以後、中央処理装置１
ｌｉ１は通常の動作を開始するＣとが可能となる。
次に、中央処理装置ｉ１の動作中において制御記憶６の
イニシャル・マイクロプログラム・ロードが必要となる
場合がある。これは、制御記憶６の格納データにエラー
が生じたどき、あるいは中央処理装置１をあるユーザの
使用モードから他のユーザの使用モードに変更するとき
等である。このような場合、図示しないオペレータ・コ
ンソールからのＩＭＰＬ指示信号線１７によシＩＭＰＬ
制御回路７が起動され、王紀憶装ｄ２内の同一マイクロ
プログラムデータ（エラー発生の場合）または別のマイ
クロプログラムデータ（便用モード変更の場合）を、前
記したのと同様な方法によシ制御記［−６へ格納してゆ
く。
イニシャル・マイクロプログラム・ロードが必要となる
場合がある。これは、制御記憶６の格納データにエラー
が生じたどき、あるいは中央処理装置１をあるユーザの
使用モードから他のユーザの使用モードに変更するとき
等である。このような場合、図示しないオペレータ・コ
ンソールからのＩＭＰＬ指示信号線１７によシＩＭＰＬ
制御回路７が起動され、王紀憶装ｄ２内の同一マイクロ
プログラムデータ（エラー発生の場合）または別のマイ
クロプログラムデータ（便用モード変更の場合）を、前
記したのと同様な方法によシ制御記［−６へ格納してゆ
く。
本発明の方式によれば、敢初の′電源投入時における外
部記憶装置４から制御記憶６へのＩＭＰＬ動作時間に関
しては直接、外部記憶装置４から制御記憶６ヘロードす
る方式に比較して若干時間が余計にかかるが、その他の
場合は格段にＩＭＰＬ動作の高速化が計れる。中央処理
装置１の動作中におけるＩＭＰＬ動作時間を比較してみ
ると、プロッピイディスクの外部記憶装置のアクセス速
度が数十キロバイト／ Ｂｅｅであるのに゛対し、中央
処理装置１における主記憶装置アクセスから制御記憶ア
クセスは数メガバイ） ／ ｓｅｃ以上であるため、本
発明方式は従来方式よυ数百倍以上のスピードアップが
可能〆なる。
部記憶装置４から制御記憶６へのＩＭＰＬ動作時間に関
しては直接、外部記憶装置４から制御記憶６ヘロードす
る方式に比較して若干時間が余計にかかるが、その他の
場合は格段にＩＭＰＬ動作の高速化が計れる。中央処理
装置１の動作中におけるＩＭＰＬ動作時間を比較してみ
ると、プロッピイディスクの外部記憶装置のアクセス速
度が数十キロバイト／ Ｂｅｅであるのに゛対し、中央
処理装置１における主記憶装置アクセスから制御記憶ア
クセスは数メガバイ） ／ ｓｅｃ以上であるため、本
発明方式は従来方式よυ数百倍以上のスピードアップが
可能〆なる。
（へ）発明の詳細
な説明し足ように本発明によれば、ＩＭＰＬ動作が格段
に向上するので、特に、中央処理装置の使用モードがひ
んばんにＫｇされるような態様で使用される場合の処理
速度の同上、あるいは主記憶装置が停電時のバッテリに
よる記憶保持がなされている場合の電源瞬断時の制御記
憶破壊の修復の迅速化など性能向上に大きく寄与するこ
とができる。
に向上するので、特に、中央処理装置の使用モードがひ
んばんにＫｇされるような態様で使用される場合の処理
速度の同上、あるいは主記憶装置が停電時のバッテリに
よる記憶保持がなされている場合の電源瞬断時の制御記
憶破壊の修復の迅速化など性能向上に大きく寄与するこ
とができる。
図は本発明による実施例のデータ処理システムの要部ブ
ロック図でるる。 図中、■は中央処理装置、２は主記憶装置、３はサービ
スプロセッサ、４は外部記憶装置、６は制御記憶、７は
イニシャル・マイクロプログラムロード（ＩＭＰＬ）制
御回路である。
ロック図でるる。 図中、■は中央処理装置、２は主記憶装置、３はサービ
スプロセッサ、４は外部記憶装置、６は制御記憶、７は
イニシャル・マイクロプログラムロード（ＩＭＰＬ）制
御回路である。
Claims (1)
- マイクロプログラムを格納する制御記憶を有する中央処
理装置と、主記憶装置と、上記制御記憶に格納されるべ
きマイクロプログラムデータを保持する外部記憶装置を
含むデータ処理システムにおいて、上記外部記憶装置に
保持されているマイクロプログラムデータを上記主記憶
装置に格納せしめる手段と、上記主記憶装置に格納され
たマイクロプログラムデータを上記制御記憶に格納せし
める手段とをもうけ、当該データ処理システムへの電源
投入時におけるイニシャライズ動作時点において上記外
部記憶装置に保持きれているマイクロプログラムデータ
を上記主記憶装置に格納せしめ、しかる後、当該主記憶
装置上のマイクロプログラムデータを上記制御記憶に格
納し、以後、上記制御記憶へのマイクロプロラムデータ
の格納が必要とされるときは上記主記憶装置上のマイク
ロプログラムデータを上記制御記憶へ格納することを特
徴とするマイクロプログラム格納処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9281182A JPS58208850A (ja) | 1982-05-31 | 1982-05-31 | マイクロプログラム格納処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9281182A JPS58208850A (ja) | 1982-05-31 | 1982-05-31 | マイクロプログラム格納処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58208850A true JPS58208850A (ja) | 1983-12-05 |
Family
ID=14064791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9281182A Pending JPS58208850A (ja) | 1982-05-31 | 1982-05-31 | マイクロプログラム格納処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58208850A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60237521A (ja) * | 1984-05-09 | 1985-11-26 | Fujitsu Ltd | 復電制御方式 |
| JPS6159531A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | マイクロプログラムロ−ド装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679357A (en) * | 1979-11-30 | 1981-06-29 | Fujitsu Ltd | Control unit having hierarchical processor and memory |
-
1982
- 1982-05-31 JP JP9281182A patent/JPS58208850A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679357A (en) * | 1979-11-30 | 1981-06-29 | Fujitsu Ltd | Control unit having hierarchical processor and memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60237521A (ja) * | 1984-05-09 | 1985-11-26 | Fujitsu Ltd | 復電制御方式 |
| JPS6159531A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | マイクロプログラムロ−ド装置 |
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