JP2000250759A - フラッシュメモリのブートブロック書き込み方法 - Google Patents
フラッシュメモリのブートブロック書き込み方法Info
- Publication number
- JP2000250759A JP2000250759A JP11049830A JP4983099A JP2000250759A JP 2000250759 A JP2000250759 A JP 2000250759A JP 11049830 A JP11049830 A JP 11049830A JP 4983099 A JP4983099 A JP 4983099A JP 2000250759 A JP2000250759 A JP 2000250759A
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Abstract
(57)【要約】
【課題】 フラッシュメモリ６の書き替え手順が複雑に
なること、およびブート用プログラムをコピーする別エ
リアに十分な容量が無い場合には、前記手順を複数回繰
り返す必要があり、フラッシュメモリ６のブートブロッ
ク書き込みに要する時間が長くなってしまう。 【解決手段】 ブートブロックおよびメインブロックを
有するフラッシュメモリ６にデータを書き込むことがで
きるマイクロプロセッサからなる電子装置１において、
前記電子装置１の外部に装着されたブートデバイス搭載
外部装置８内のブート用プログラムから前記マイクロプ
ロセッサ２を起動し、前記ブートデバイスから起動され
たブート用プログラムから直接、前記フラッシュメモリ
６のブートブロックに、前記ブートデバイス搭載外部装
置８内のブートブロック格納用プログラムを書き込む。
なること、およびブート用プログラムをコピーする別エ
リアに十分な容量が無い場合には、前記手順を複数回繰
り返す必要があり、フラッシュメモリ６のブートブロッ
ク書き込みに要する時間が長くなってしまう。 【解決手段】 ブートブロックおよびメインブロックを
有するフラッシュメモリ６にデータを書き込むことがで
きるマイクロプロセッサからなる電子装置１において、
前記電子装置１の外部に装着されたブートデバイス搭載
外部装置８内のブート用プログラムから前記マイクロプ
ロセッサ２を起動し、前記ブートデバイスから起動され
たブート用プログラムから直接、前記フラッシュメモリ
６のブートブロックに、前記ブートデバイス搭載外部装
置８内のブートブロック格納用プログラムを書き込む。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
と、このフラッシュメモリにデータを書き込むことがで
きるマイクロプロセッサ（以下ＣＰＵという。）からな
る装置に関する。
と、このフラッシュメモリにデータを書き込むことがで
きるマイクロプロセッサ（以下ＣＰＵという。）からな
る装置に関する。
【０００２】
【従来の技術】図３に従来のフラッシュメモリと、この
フラッシュメモリにデータを書き込むことができるマイ
クロプロセッサからなる装置を示す。１は電子装置、２
はＣＰＵ、３は周辺コントロール回路、４はバス、５は
ＲＡＭ、６はフラッシュメモリ、７はチップセレクト切
り替え回路、８はブートデバイス搭載外部装置である。
３ａ、３ｂ、３ｃはそれぞれフラッシュメモリまたはブ
ートデバイス搭載外部装置用チップセレクト信号、チッ
プセレクトコントロール信号、ＲＡＭ用チップセレクト
信号である。また、７ａ、７ｂはそれぞれフラッシュメ
モリ用チップセレクト信号、ブートデバイス搭載外部装
置用チップセレクト信号である。８ａはブートデバイス
搭載外部装置の装着検出信号である。フラッシュメモリ
６のブートブロックを書き込む場合には、ブートデバイ
スを搭載した外部装置８を電子装置１の本体に取り付
け、ブートデバイスに格納されたブート用プログラムを
起動することによって、電子装置１内のフラッシュメモ
リ６のブートブロックを書き込むようになっている。ブ
ートデバイスを搭載した外部装置８が取り付けられた場
合には、ブートデバイス搭載外部装置の装着検出信号８
ａが有効となり、チップセレクト切り替え回路７が電源
投入時のデフォルト（あらかじめ設定され、ユーザが特
に変更を加えていない値）でブートデバイス搭載外部装
置用チップセレクト信号７ｂを選択するように切り替わ
ることによってブートデバイスからＣＰＵ２が起動さ
れ、ブートデバイスを搭載した外部装置８が取り付けら
れていない場合には、ブートデバイス搭載外部装置の装
着検出信号８ａが無効となり、チップセレクト切り替え
回路７が電源投入時のデフォルトでフラッシュメモリ用
チップセレクト信号７ａを選択するように切り替わるこ
とによって電子装置１内のフラッシュメモリ６からＣＰ
Ｕ２が起動するようになっていた。
フラッシュメモリにデータを書き込むことができるマイ
クロプロセッサからなる装置を示す。１は電子装置、２
はＣＰＵ、３は周辺コントロール回路、４はバス、５は
ＲＡＭ、６はフラッシュメモリ、７はチップセレクト切
り替え回路、８はブートデバイス搭載外部装置である。
３ａ、３ｂ、３ｃはそれぞれフラッシュメモリまたはブ
ートデバイス搭載外部装置用チップセレクト信号、チッ
プセレクトコントロール信号、ＲＡＭ用チップセレクト
信号である。また、７ａ、７ｂはそれぞれフラッシュメ
モリ用チップセレクト信号、ブートデバイス搭載外部装
置用チップセレクト信号である。８ａはブートデバイス
搭載外部装置の装着検出信号である。フラッシュメモリ
６のブートブロックを書き込む場合には、ブートデバイ
スを搭載した外部装置８を電子装置１の本体に取り付
け、ブートデバイスに格納されたブート用プログラムを
起動することによって、電子装置１内のフラッシュメモ
リ６のブートブロックを書き込むようになっている。ブ
ートデバイスを搭載した外部装置８が取り付けられた場
合には、ブートデバイス搭載外部装置の装着検出信号８
ａが有効となり、チップセレクト切り替え回路７が電源
投入時のデフォルト（あらかじめ設定され、ユーザが特
に変更を加えていない値）でブートデバイス搭載外部装
置用チップセレクト信号７ｂを選択するように切り替わ
ることによってブートデバイスからＣＰＵ２が起動さ
れ、ブートデバイスを搭載した外部装置８が取り付けら
れていない場合には、ブートデバイス搭載外部装置の装
着検出信号８ａが無効となり、チップセレクト切り替え
回路７が電源投入時のデフォルトでフラッシュメモリ用
チップセレクト信号７ａを選択するように切り替わるこ
とによって電子装置１内のフラッシュメモリ６からＣＰ
Ｕ２が起動するようになっていた。
【０００３】
【発明が解決しようとする課題】ところが、ＣＰＵ２に
おいては起動時に読み込まれるプログラムのアドレス
（リセットベクタアドレス）は固定であるため、ブート
デバイスとフラッシュメモリは同一のアドレスにマッピ
ングする必要がある。従って、ブートデバイスとフラッ
シュメモリ６とはどちらか一方のみを有効としなければ
ならず、ブートデバイスから起動されたブート用プログ
ラムでフラッシュメモリ６に書き込むことはできない。
よって、図４に示すように、ブートデバイスから起動し
た後ブート用プログラムを一旦別のエリア（例えばＲＡ
Ｍエリア）にコピー（図４の）し、別エリアから起動
したブート用プログラムによってチップセレクトコント
ロール信号３ｂをコントロールする事によって有効なデ
バイスをブートデバイスからフラッシュメモリに切り替
えた後（図４の）、ＲＡＭエリアのブート用プログラ
ムを起動してフラッシュメモリ６に対して書き込みを行
う(図４の)必要がある。本方法によれば、フラッシュ
メモリ６の書き替え手順が複雑になること、およびブー
ト用プログラムをコピーする別エリアに十分な容量が無
い場合には、上記手順を複数回繰り返す必要があり、フ
ラッシュメモリ６のブートブロック書き込みに要する時
間が長くなってしまう。
おいては起動時に読み込まれるプログラムのアドレス
（リセットベクタアドレス）は固定であるため、ブート
デバイスとフラッシュメモリは同一のアドレスにマッピ
ングする必要がある。従って、ブートデバイスとフラッ
シュメモリ６とはどちらか一方のみを有効としなければ
ならず、ブートデバイスから起動されたブート用プログ
ラムでフラッシュメモリ６に書き込むことはできない。
よって、図４に示すように、ブートデバイスから起動し
た後ブート用プログラムを一旦別のエリア（例えばＲＡ
Ｍエリア）にコピー（図４の）し、別エリアから起動
したブート用プログラムによってチップセレクトコント
ロール信号３ｂをコントロールする事によって有効なデ
バイスをブートデバイスからフラッシュメモリに切り替
えた後（図４の）、ＲＡＭエリアのブート用プログラ
ムを起動してフラッシュメモリ６に対して書き込みを行
う(図４の)必要がある。本方法によれば、フラッシュ
メモリ６の書き替え手順が複雑になること、およびブー
ト用プログラムをコピーする別エリアに十分な容量が無
い場合には、上記手順を複数回繰り返す必要があり、フ
ラッシュメモリ６のブートブロック書き込みに要する時
間が長くなってしまう。
【０００４】
【課題を解決するための手段】上記問題を解決するた
め、本発明は、ブートブロックおよびメインブロックを
有するフラッシュメモリにデータを書き込むことができ
るマイクロプロセッサからなる電子装置において、前記
電子装置の外部に装着されたブートデバイス搭載外部装
置内のブート用プログラムから前記マイクロプロセッサ
を起動し、前記ブートデバイスから起動されたブート用
プログラムから直接、前記フラッシュメモリのブートブ
ロックに前記ブートデバイス搭載外部装置内のブートブ
ロック格納用プログラムを書き込むことを特徴とする。
め、本発明は、ブートブロックおよびメインブロックを
有するフラッシュメモリにデータを書き込むことができ
るマイクロプロセッサからなる電子装置において、前記
電子装置の外部に装着されたブートデバイス搭載外部装
置内のブート用プログラムから前記マイクロプロセッサ
を起動し、前記ブートデバイスから起動されたブート用
プログラムから直接、前記フラッシュメモリのブートブ
ロックに前記ブートデバイス搭載外部装置内のブートブ
ロック格納用プログラムを書き込むことを特徴とする。
【０００５】
【発明の実施の形態】図１は本発明の一実施例である電
子装置の構成ブロック図である。ただし、図では説明を
簡略化するために、フラッシュメモリのブートブロック
を書き込む際に関係する個所のみ示しており、フラッシ
ュメモリに書き込むシステム動作用プログラムや、アプ
リケーションプログラム、固定データなどのデータ入手
経路等については省略している。図１において、電子装
置１内には全体を制御するＣＰＵ２、周辺コントロール
回路３、データを一時格納するＲＡＭ５、システム動作
用プログラムを格納するフラッシュメモリ６、データロ
ード用プログラムやフラッシュメモリ６に格納するプロ
グラムを格納するブートデバイス搭載外部装置８、ブー
トデバイスとフラッシュメモリ６のマッピングを切り替
えるためのマッピング切り替え回路９が設けられてい
る。なお、図３と同じ記号はその説明を省略する。上記
構成を有する電子装置１を用いてフラッシュメモリ６の
ブートブロックを書き込む方法について説明する。マッ
ピング切り替え回路９は、周辺コントロール回路３から
出力されるブートデバイス、およびフラッシュメモリ６
のエリアに対するチップセレクト信号３ａに対して、ブ
ートデバイス搭載外部装置８の装着検出信号８ａが有効
状態か無効状態かによってブートデバイスに対するチッ
プセレクト信号７ｂとフラッシュメモリ６に対するチッ
プセレクト信号７ａを切り替える回路となっている。即
ち、ブートデバイス搭載外部装置８の装着検出信号８ａ
が有効状態の場合であって、ＣＰＵ２のリセットベクタ
を含むエリアに対するアクセスの場合は、ブートデバイ
スに対するチップセレクト信号７ｂを出力し、それ以外
のアクセスの場合はフラッシュメモリ６に対するチップ
セレクト信号７ａを出力する。一方、ブートデバイス搭
載外部装置８の装着検出信号８ａが無効状態の場合であ
って、ＣＰＵ２のリセットベクタを含むエリアに対する
アクセスの場合は、フラッシュメモリ６に対するチップ
セレクト信号７ａを出力し、それ以外のアクセスの場合
はブートデバイスに対するチップセレクト信号７ｂを出
力する。従って、図２に示すように、フラッシュメモリ
６に書き込む場合は、ＣＰＵ２はブートデバイス内のブ
ート用プログラムから起動され、このブート用プログラ
ムをＲＡＭ５エリアにコピーすること無く直接フラッシ
ュメモリ６に対してアクセス可能となる（図２の）。
子装置の構成ブロック図である。ただし、図では説明を
簡略化するために、フラッシュメモリのブートブロック
を書き込む際に関係する個所のみ示しており、フラッシ
ュメモリに書き込むシステム動作用プログラムや、アプ
リケーションプログラム、固定データなどのデータ入手
経路等については省略している。図１において、電子装
置１内には全体を制御するＣＰＵ２、周辺コントロール
回路３、データを一時格納するＲＡＭ５、システム動作
用プログラムを格納するフラッシュメモリ６、データロ
ード用プログラムやフラッシュメモリ６に格納するプロ
グラムを格納するブートデバイス搭載外部装置８、ブー
トデバイスとフラッシュメモリ６のマッピングを切り替
えるためのマッピング切り替え回路９が設けられてい
る。なお、図３と同じ記号はその説明を省略する。上記
構成を有する電子装置１を用いてフラッシュメモリ６の
ブートブロックを書き込む方法について説明する。マッ
ピング切り替え回路９は、周辺コントロール回路３から
出力されるブートデバイス、およびフラッシュメモリ６
のエリアに対するチップセレクト信号３ａに対して、ブ
ートデバイス搭載外部装置８の装着検出信号８ａが有効
状態か無効状態かによってブートデバイスに対するチッ
プセレクト信号７ｂとフラッシュメモリ６に対するチッ
プセレクト信号７ａを切り替える回路となっている。即
ち、ブートデバイス搭載外部装置８の装着検出信号８ａ
が有効状態の場合であって、ＣＰＵ２のリセットベクタ
を含むエリアに対するアクセスの場合は、ブートデバイ
スに対するチップセレクト信号７ｂを出力し、それ以外
のアクセスの場合はフラッシュメモリ６に対するチップ
セレクト信号７ａを出力する。一方、ブートデバイス搭
載外部装置８の装着検出信号８ａが無効状態の場合であ
って、ＣＰＵ２のリセットベクタを含むエリアに対する
アクセスの場合は、フラッシュメモリ６に対するチップ
セレクト信号７ａを出力し、それ以外のアクセスの場合
はブートデバイスに対するチップセレクト信号７ｂを出
力する。従って、図２に示すように、フラッシュメモリ
６に書き込む場合は、ＣＰＵ２はブートデバイス内のブ
ート用プログラムから起動され、このブート用プログラ
ムをＲＡＭ５エリアにコピーすること無く直接フラッシ
ュメモリ６に対してアクセス可能となる（図２の）。
【０００６】
【発明の効果】以上述べたように、本発明によれば、フ
ラッシュメモリのブートブロックを書き込む場合にブー
トデバイスから直接フラッシュメモリのブートブロック
にブートデバイス搭載外部装置内のブートブロック格納
用プログラムを書き込むことができ、複雑な手順が不要
となり、書き込み時間の短縮が可能となる。
ラッシュメモリのブートブロックを書き込む場合にブー
トデバイスから直接フラッシュメモリのブートブロック
にブートデバイス搭載外部装置内のブートブロック格納
用プログラムを書き込むことができ、複雑な手順が不要
となり、書き込み時間の短縮が可能となる。
【図１】本発明の一実施例を示す電子装置のブロック図
【図２】本発明の実施例によるフラッシュメモリ書き込
み手順を示す図
み手順を示す図
【図３】従来のフラッシュメモリ書き込み機能を有する
装置のブロック図
装置のブロック図
【図４】従来のフラッシュメモリ書き込み手順を示す図
１ 電子装置 ２ ＣＰＵ ３ 周辺コントロール回路 ３ａ フラッシュメモリまたはブートデバイス搭載外部
装置用チップセレクト信号 ３ｂ チップセレクトコントロール信号 ３ｃ ＲＡＭ用チップセレクト信号 ４ アドレスバスおよびデータバス信号 ５ ＲＡＭ ６ フラッシュメモリ ７ チップセレクト切り替え回路 ７ａ フラッシュメモリ用チップセレクト信号 ７ｂ ブートデバイス搭載外部装置用チップセレクト信
号 ８ ブートデバイス搭載外部装置 ８ａ ブートデバイス搭載外部装置の装着検出信号 ９ マッピング切り替え回路
装置用チップセレクト信号 ３ｂ チップセレクトコントロール信号 ３ｃ ＲＡＭ用チップセレクト信号 ４ アドレスバスおよびデータバス信号 ５ ＲＡＭ ６ フラッシュメモリ ７ チップセレクト切り替え回路 ７ａ フラッシュメモリ用チップセレクト信号 ７ｂ ブートデバイス搭載外部装置用チップセレクト信
号 ８ ブートデバイス搭載外部装置 ８ａ ブートデバイス搭載外部装置の装着検出信号 ９ マッピング切り替え回路
Claims (1)
- 【請求項１】 ブートブロックおよびメインブロックを
有するフラッシュメモリにデータを書き込むことができ
るマイクロプロセッサからなる電子装置において、前記
電子装置の外部に装着されたブートデバイス搭載外部装
置内のブート用プログラムから前記マイクロプロセッサ
を起動し、前記ブートデバイスから起動されたブート用
プログラムから直接、前記フラッシュメモリのブートブ
ロックに前記ブートデバイス搭載外部装置内のブートブ
ロック格納用プログラムを書き込むことを特徴とするフ
ラッシュメモリのブートブロック書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11049830A JP2000250759A (ja) | 1999-02-26 | 1999-02-26 | フラッシュメモリのブートブロック書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11049830A JP2000250759A (ja) | 1999-02-26 | 1999-02-26 | フラッシュメモリのブートブロック書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000250759A true JP2000250759A (ja) | 2000-09-14 |
Family
ID=12842014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11049830A Pending JP2000250759A (ja) | 1999-02-26 | 1999-02-26 | フラッシュメモリのブートブロック書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000250759A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002140205A (ja) * | 2000-10-31 | 2002-05-17 | Canon Inc | データ処理装置およびデータ処理装置のブート処理方法 |
| KR20030060342A (ko) * | 2002-01-08 | 2003-07-16 | 엘지전자 주식회사 | 개인 휴대 정보 단말기의 부팅 방법 |
-
1999
- 1999-02-26 JP JP11049830A patent/JP2000250759A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002140205A (ja) * | 2000-10-31 | 2002-05-17 | Canon Inc | データ処理装置およびデータ処理装置のブート処理方法 |
| KR20030060342A (ko) * | 2002-01-08 | 2003-07-16 | 엘지전자 주식회사 | 개인 휴대 정보 단말기의 부팅 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050422 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080602 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081003 |