JPS58114218A - プログラム・ロ−デイング方式 - Google Patents
プログラム・ロ−デイング方式Info
- Publication number
- JPS58114218A JPS58114218A JP56214346A JP21434681A JPS58114218A JP S58114218 A JPS58114218 A JP S58114218A JP 56214346 A JP56214346 A JP 56214346A JP 21434681 A JP21434681 A JP 21434681A JP S58114218 A JPS58114218 A JP S58114218A
- Authority
- JP
- Japan
- Prior art keywords
- program
- auxiliary storage
- cpu1
- ipl
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プロセッサ・システムにおいてシステム起動
時、メモリに起動用プログラムをロードする際における
、プログラム・ローディング方式％式％ プロセッサ・システムにおいては、主記憶装置に使用さ
れる読出し書込みメ毫り（以下ＲＡＭと略す）Ｋは、通
常安価で大容量の揮発性メモリであるダイナ電ツクＲＡ
Ｍが使用され、従って電源が供給されない状′態ではそ
の情報拡揮発する。そのため不揮発性メモリである読出
し専用メモリ（以下ＲＯＭと略す）に起動用のプログツ
ムであるイニシアル・プログラム・ロード（以下ＩＰＬ
と略す）起動プログラムを格納しておき、起動時、プロ
セッサがｔずＩＰＬ起動プログラムを読出して実行する
ことＫよって、補助記憶装置内に格納されているＩＰＬ
プログラムｔ ＲＡＭＫ ａ−ディングし、さらにＩＰ
Ｌプセグラムの実行くよって実際の処理プログラムをＲ
ＡＭにローディングする方式が従来性われている。
時、メモリに起動用プログラムをロードする際における
、プログラム・ローディング方式％式％ プロセッサ・システムにおいては、主記憶装置に使用さ
れる読出し書込みメ毫り（以下ＲＡＭと略す）Ｋは、通
常安価で大容量の揮発性メモリであるダイナ電ツクＲＡ
Ｍが使用され、従って電源が供給されない状′態ではそ
の情報拡揮発する。そのため不揮発性メモリである読出
し専用メモリ（以下ＲＯＭと略す）に起動用のプログツ
ムであるイニシアル・プログラム・ロード（以下ＩＰＬ
と略す）起動プログラムを格納しておき、起動時、プロ
セッサがｔずＩＰＬ起動プログラムを読出して実行する
ことＫよって、補助記憶装置内に格納されているＩＰＬ
プログラムｔ ＲＡＭＫ ａ−ディングし、さらにＩＰ
Ｌプセグラムの実行くよって実際の処理プログラムをＲ
ＡＭにローディングする方式が従来性われている。
第１図は従来のプログラム・ローディング方式を示し工
いる。同図において、ｌは中央処理装置（ＣＰＵ） 、
！はバス、３拡ＩＰＩ、起動プログラムを格納するＲＯ
Ｍ、４はＣＰＵＩから補助記憶装置にアクセスする九め
Ｏ補助記憶コントローラ、５は補助記憶装置、＠ｔｉＲ
ＡＭ’ｔ”あッテＲＯＭＢ 、 ＲＡＭＩは主記憶装置
７を構成している。ま九４１は補助記憶装置を読み、書
龜するための専用集積回路（ＬＳＩ）、４２＃ｉバス２
と専用Ｌ５１１４］との間で情報の送信、受信を行うた
めのドライバ／レシーバ（Ｄｖ／Ｒｖ）テある。
いる。同図において、ｌは中央処理装置（ＣＰＵ） 、
！はバス、３拡ＩＰＩ、起動プログラムを格納するＲＯ
Ｍ、４はＣＰＵＩから補助記憶装置にアクセスする九め
Ｏ補助記憶コントローラ、５は補助記憶装置、＠ｔｉＲ
ＡＭ’ｔ”あッテＲＯＭＢ 、 ＲＡＭＩは主記憶装置
７を構成している。ま九４１は補助記憶装置を読み、書
龜するための専用集積回路（ＬＳＩ）、４２＃ｉバス２
と専用Ｌ５１１４］との間で情報の送信、受信を行うた
めのドライバ／レシーバ（Ｄｖ／Ｒｖ）テある。
第１図において、ＣＰＵＩはシステム起動時、バスｌ管
介してＲＯＭ Ｒ内のＩＰＬ起動プログラムを読出して
実行し、次に補助記憶コントローラ４を経由して補助記
憶装置ｓ内のＩＰＬプログラムや実際の処理プログラム
をＲＡＭ ＠上にローディングする。
介してＲＯＭ Ｒ内のＩＰＬ起動プログラムを読出して
実行し、次に補助記憶コントローラ４を経由して補助記
憶装置ｓ内のＩＰＬプログラムや実際の処理プログラム
をＲＡＭ ＠上にローディングする。
補助記憶コン−トローラ４は補助記憶装置５に対する入
出力ＣＩｌｏ ）装置としての専用Ｌ８１４１を介して
補助配憶装置５に記憶され九情報を読み、書きし、一方
、ＤＶ／ＲＶ４２を介してバス２と情報の送信、受信を
行う。
出力ＣＩｌｏ ）装置としての専用Ｌ８１４１を介して
補助配憶装置５に記憶され九情報を読み、書きし、一方
、ＤＶ／ＲＶ４２を介してバス２と情報の送信、受信を
行う。
第１１１に示された従来のプログラム・ローディング方
式は、次のような点で問題があるものであった。すなわ
ち、ｔず、主記憶装置にＩＰＬ起動プログラムを格納す
るためのＲＯＭ ｔ−必要とし、さらに主配憶装置Ｋ
ＲＯＭにアクセスするためのアドレス空間を必要とする
。これはＲＡＭのアドレス空間にＲＯＭのアドレスを割
付ける回路や、ＲＯＭの実装スペースが必ｌ！になるこ
とを意味している。また補助記憶装置として用いられる
メモリの種類によってアクセス方法が異なるため、これ
に応じてＲＯＭの内容すなわちＩＰＬ起動グログツムの
内容を変更しなければならない。
式は、次のような点で問題があるものであった。すなわ
ち、ｔず、主記憶装置にＩＰＬ起動プログラムを格納す
るためのＲＯＭ ｔ−必要とし、さらに主配憶装置Ｋ
ＲＯＭにアクセスするためのアドレス空間を必要とする
。これはＲＡＭのアドレス空間にＲＯＭのアドレスを割
付ける回路や、ＲＯＭの実装スペースが必ｌ！になるこ
とを意味している。また補助記憶装置として用いられる
メモリの種類によってアクセス方法が異なるため、これ
に応じてＲＯＭの内容すなわちＩＰＬ起動グログツムの
内容を変更しなければならない。
本発明は、このような従来技術の問題点を解消しようと
するものであって、その目的は、主記憶装置のアドレス
空間にはＲＡＭのみ配置すればよく、さらに補助記憶コ
ントローラにＩＰＬ起動プログラムを含む起動機能を持
たせることによって、補助記憶装置に用いるメモリの種
類によってＩＰＬ起動プログラムの変更を必要としなり
方式を提供することにある。
するものであって、その目的は、主記憶装置のアドレス
空間にはＲＡＭのみ配置すればよく、さらに補助記憶コ
ントローラにＩＰＬ起動プログラムを含む起動機能を持
たせることによって、補助記憶装置に用いるメモリの種
類によってＩＰＬ起動プログラムの変更を必要としなり
方式を提供することにある。
以下、実施例について本発明の詳細な説明する。
第２図は本発明□めプログラム・ローディング方式の一
実施例の構成を示している。同図において、第１図にお
けると同じ部分は同じ番号で示されておシ、８は補助記
憶プントローラ°である。また補助記憶コントローラ畠
において、８１は補助記憶装置内の各部の動作をコント
ロールするマイクロプロセッサ（ＭＰＵ）、８２は内部
バス、羽はシステムにおける電源の投入を検出する電源
検出回路、詞はＣＰＵ １の動作または停止を制御する
ＣＰυラン／ホールト（ＲＵＮ／ＨＡＬＴ）回路、田は
ＩＰＬ起動プログラムを記憶するＲＯＭ、８６は内部バ
ス羽とバス２との間の情報の相互の送信、受信を行うド
ライバ／レシーバ（ＤＶＡＬｖ）、８７は補助記憶装置
５に対する読み、書きを行う専用ＬＳＩである。
実施例の構成を示している。同図において、第１図にお
けると同じ部分は同じ番号で示されておシ、８は補助記
憶プントローラ°である。また補助記憶コントローラ畠
において、８１は補助記憶装置内の各部の動作をコント
ロールするマイクロプロセッサ（ＭＰＵ）、８２は内部
バス、羽はシステムにおける電源の投入を検出する電源
検出回路、詞はＣＰＵ １の動作または停止を制御する
ＣＰυラン／ホールト（ＲＵＮ／ＨＡＬＴ）回路、田は
ＩＰＬ起動プログラムを記憶するＲＯＭ、８６は内部バ
ス羽とバス２との間の情報の相互の送信、受信を行うド
ライバ／レシーバ（ＤＶＡＬｖ）、８７は補助記憶装置
５に対する読み、書きを行う専用ＬＳＩである。
第２図において、電源投入によシシステムが起動される
と、ＭＰＵ８１は内部バス８２を経て電源検出回路部か
ら電源投入検出信号を受ける。Ｍｉ’Ｕ８１はこれＫよ
って、ＣＰＵ ＲＵＮ／’ＨＡＬＴ回路編を経てＣＰＵ
１を停止状態にする。これはシステム起動時、Ｃ−ＰＵ
Ｉが実行すべきプログラムがないためである。
と、ＭＰＵ８１は内部バス８２を経て電源検出回路部か
ら電源投入検出信号を受ける。Ｍｉ’Ｕ８１はこれＫよ
って、ＣＰＵ ＲＵＮ／’ＨＡＬＴ回路編を経てＣＰＵ
１を停止状態にする。これはシステム起動時、Ｃ−ＰＵ
Ｉが実行すべきプログラムがないためである。
次ＫＭＰＵ８１はＲＯＭ８５からＩＰＬ起動プログラム
を読出シ、内部パス圏からＤＶ／ＲＶ ８６ 、バス８
を経て送出する。次ＫｌＯ’Ｕ８１はＣＰＵ ＲＵＮ／
）ＩムＬ丁回路況を介してＣＰＵ ｌを動作状態にする
。これによってＣＰＵＩ ＦｉＩＰＬ起動プログラムを
実行し、補助記憶コンつて、再び補助記憶コントローラ
８を介して補助記憶装置器からＩＰＬプログラムと処理
プログラムを順次読み出してＲＡＭ ｌｉ上にロードし
、これらのプ・”）ラムを実行する。
を読出シ、内部パス圏からＤＶ／ＲＶ ８６ 、バス８
を経て送出する。次ＫｌＯ’Ｕ８１はＣＰＵ ＲＵＮ／
）ＩムＬ丁回路況を介してＣＰＵ ｌを動作状態にする
。これによってＣＰＵＩ ＦｉＩＰＬ起動プログラムを
実行し、補助記憶コンつて、再び補助記憶コントローラ
８を介して補助記憶装置器からＩＰＬプログラムと処理
プログラムを順次読み出してＲＡＭ ｌｉ上にロードし
、これらのプ・”）ラムを実行する。
なお以上の実施例においては、電源投入によってシステ
ムの起動を行う場合のプログラム・ローディングについ
て説明したが、他の理由によってシステムの起動を行う
場合も、同様にして起動用プログラムのローディングを
行い得る。
ムの起動を行う場合のプログラム・ローディングについ
て説明したが、他の理由によってシステムの起動を行う
場合も、同様にして起動用プログラムのローディングを
行い得る。
以上説明したように、本発明のプログラム・ローディン
グ方式によれば、主記憶装置に起動用のプログラムを格
納するためのＲＯＭを必要とせず、従って主記憶装置の
アドレス空間ｇＦｉＲＡＭのみを配置すればよく、ＲＯ
ＭＫ対するアドレスの配置は不必要となる。さらに補助
記憶プントローラ内ＫＩＰＬ起動プログラムを記憶して
読出す機能を具えることによって、補助記憶装置に使用
するメモリの種類によって、ＩｐＬ起動プログラムの内
容を変更する必要がなくなる。
グ方式によれば、主記憶装置に起動用のプログラムを格
納するためのＲＯＭを必要とせず、従って主記憶装置の
アドレス空間ｇＦｉＲＡＭのみを配置すればよく、ＲＯ
ＭＫ対するアドレスの配置は不必要となる。さらに補助
記憶プントローラ内ＫＩＰＬ起動プログラムを記憶して
読出す機能を具えることによって、補助記憶装置に使用
するメモリの種類によって、ＩｐＬ起動プログラムの内
容を変更する必要がなくなる。
第１図は従来のプログラム・ローディング方式の構成を
示すブロック図、第意図は本発明のプログラム・ローデ
ィング方式の一実施例Ｏ構成を示すブロック図である。 １・・・中央感層装置（ＣＰＵ） 、２・・・バス、３
・・・訳出し専用メモリ（ＩＬＯＭ） 、４ ”・・補
助記憶コントローラ、Ｓ・・・補助記憶装置、６・・・
読出し書込みメモＩｊ（ＲＡＭ）７・・・主記憶装置、
８・・・補助配憶コントローラ、４１・・・専用集積回
路（ＬＳＩ）、４２・・・ドライバ／レシーバ（ＤＶ／
ＲＶ） 、８１ ・” マイクロブａ −ｋ ツｔ （
ＭＰＵ） 、８２ ・・・内部バス、田・・・電源検出
回路、Ｕ・・・ＣＰＵラン／ホール） （ＲＵＮ／）Ｉ
ＡＬＴ）回路、聞・・・読出し専用メモリ（ＲＯＭ）、
８６・・・ドライバ／レシーバ（ＤＶ／’ＲＶ） 、
８７・・・専用集積回路（ＬＳＩ）。 特許出願人 富士通株式会社
示すブロック図、第意図は本発明のプログラム・ローデ
ィング方式の一実施例Ｏ構成を示すブロック図である。 １・・・中央感層装置（ＣＰＵ） 、２・・・バス、３
・・・訳出し専用メモリ（ＩＬＯＭ） 、４ ”・・補
助記憶コントローラ、Ｓ・・・補助記憶装置、６・・・
読出し書込みメモＩｊ（ＲＡＭ）７・・・主記憶装置、
８・・・補助配憶コントローラ、４１・・・専用集積回
路（ＬＳＩ）、４２・・・ドライバ／レシーバ（ＤＶ／
ＲＶ） 、８１ ・” マイクロブａ −ｋ ツｔ （
ＭＰＵ） 、８２ ・・・内部バス、田・・・電源検出
回路、Ｕ・・・ＣＰＵラン／ホール） （ＲＵＮ／）Ｉ
ＡＬＴ）回路、聞・・・読出し専用メモリ（ＲＯＭ）、
８６・・・ドライバ／レシーバ（ＤＶ／’ＲＶ） 、
８７・・・専用集積回路（ＬＳＩ）。 特許出願人 富士通株式会社
Claims (1)
- 起動待起動用プログラムを処理装置が実行することＫよ
って補助記憶装置から読出し九プログラム會主記憶装置
にロードするシステムにおいて、補助記憶装置に対する
読み書ｔを行う補助記憶コントローラに、前記処理装置
の動作および停止を制御する手段と、前記起動用プログ
ラムを記憶する手段とを具え、起動待補助記憶コントロ
ーラが処理装置を停止状態にして起動用プログラムを読
出した後処理装置を動作状ｌｉＫすることによって処理
装置が起動用プログラムを実行し得ることを特徴とする
プログツム・ローディング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214346A JPS58114218A (ja) | 1981-12-28 | 1981-12-28 | プログラム・ロ−デイング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214346A JPS58114218A (ja) | 1981-12-28 | 1981-12-28 | プログラム・ロ−デイング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114218A true JPS58114218A (ja) | 1983-07-07 |
Family
ID=16654237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214346A Pending JPS58114218A (ja) | 1981-12-28 | 1981-12-28 | プログラム・ロ−デイング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241054A (ja) * | 1986-04-11 | 1987-10-21 | Sanyo Electric Co Ltd | デ−タ処理装置の初期起動方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53142839A (en) * | 1977-05-19 | 1978-12-12 | Nec Corp | Program load system |
| JPS55140920A (en) * | 1979-04-18 | 1980-11-04 | Fujitsu Ltd | Initial program load control system |
-
1981
- 1981-12-28 JP JP56214346A patent/JPS58114218A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53142839A (en) * | 1977-05-19 | 1978-12-12 | Nec Corp | Program load system |
| JPS55140920A (en) * | 1979-04-18 | 1980-11-04 | Fujitsu Ltd | Initial program load control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241054A (ja) * | 1986-04-11 | 1987-10-21 | Sanyo Electric Co Ltd | デ−タ処理装置の初期起動方式 |
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