JPS626266B2 - - Google Patents
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- Publication number
- JPS626266B2 JPS626266B2 JP56008475A JP847581A JPS626266B2 JP S626266 B2 JPS626266 B2 JP S626266B2 JP 56008475 A JP56008475 A JP 56008475A JP 847581 A JP847581 A JP 847581A JP S626266 B2 JPS626266 B2 JP S626266B2
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- Japan
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- microprogram
- address
- register
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- flop
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- Expired
Links
- 230000010365 information processing Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置に関し、特に情報処理シ
ステムにおけるマイクロプログラム制御装置に関
する。
ステムにおけるマイクロプログラム制御装置に関
する。
マイクロプログラム制御により情報処理装置を
実現することは広く一般的に行われている。これ
に加えて処理能力向上のためにオペレーテイング
システムの一部をマイクロプログラム化したり、
或いは高信頼性を得るために障害再開処理をマイ
クロプログラム化することも行われている。これ
らのマイクロプログラムをデバツグする場合には
ランダム・アクセス・メモリ（RAM）が使用さ
れデバツグされたマイクロプログラムはリード・
オンリー・メモリ（ROM）化されるか、或いは
外部記憶媒体に格納されRAMにローデイングさ
れる。
実現することは広く一般的に行われている。これ
に加えて処理能力向上のためにオペレーテイング
システムの一部をマイクロプログラム化したり、
或いは高信頼性を得るために障害再開処理をマイ
クロプログラム化することも行われている。これ
らのマイクロプログラムをデバツグする場合には
ランダム・アクセス・メモリ（RAM）が使用さ
れデバツグされたマイクロプログラムはリード・
オンリー・メモリ（ROM）化されるか、或いは
外部記憶媒体に格納されRAMにローデイングさ
れる。
従来、デバツグ中におけるマイクロプログラム
の修正に際しては、マイクロプログラム制御部と
直結したコンソールからの操作によりマイクロ・
プログラム・シーケンサを停止させ、RAM内容
を書換え、その後シーケンサを再起動するという
方法がとられていた。
の修正に際しては、マイクロプログラム制御部と
直結したコンソールからの操作によりマイクロ・
プログラム・シーケンサを停止させ、RAM内容
を書換え、その後シーケンサを再起動するという
方法がとられていた。
ところが前記方法では、マイクロ・プログラム
のダイナミツク・ステツプ数が増大し、或いは処
理装置がマルチプロセツサ化された場合デバツグ
効率が非常に悪くなる欠点があつた。
のダイナミツク・ステツプ数が増大し、或いは処
理装置がマルチプロセツサ化された場合デバツグ
効率が非常に悪くなる欠点があつた。
本発明の目的は上述の欠点を解決し、外部制御
装置のソフトウエアによりマイクロプログラムの
走行制御及び修正・読み取りを行い、効率の良い
デバツグを可能とするマイクロプログラム制御装
置を提供することにある。
装置のソフトウエアによりマイクロプログラムの
走行制御及び修正・読み取りを行い、効率の良い
デバツグを可能とするマイクロプログラム制御装
置を提供することにある。
本発明のマイクロプログラム制御装置は、情報
処理システムにおけるマイクロプログラム制御装
置であつて、マイクロプログラムを格納する書き
込み／読み出し可能な制御メモリと、無条件ジヤ
ンプ・マイクロプログラム命令を格納する第１の
レジスタと、マイクロプログラム停止を指示する
フリツプ・フロツプと、開始マイクロプログラ
ム・アドレスを格納する第２のレジスタと、前記
フリツプ・フロツプがオンとなつた時点で制御メ
モリ・アドレスおよび該第２のレジスタのいずれ
か一方の内容を前記第１のレジスタのアドレス・
フイールドに設定する手段と、前記フリツプ・フ
ロツプがオフの場合には前記制御メモリに内蔵さ
れたマイクロプログラム命令を出力し、オンの場
合には前記第１のレジスタのマイクロプログラム
命令を継続して出力する手段と、該フリツプ・フ
ロツプがオンとなつている間に前記制御メモリの
書き込み／読み出しを可能とする手段とを具備す
ることを特徴とする。
処理システムにおけるマイクロプログラム制御装
置であつて、マイクロプログラムを格納する書き
込み／読み出し可能な制御メモリと、無条件ジヤ
ンプ・マイクロプログラム命令を格納する第１の
レジスタと、マイクロプログラム停止を指示する
フリツプ・フロツプと、開始マイクロプログラ
ム・アドレスを格納する第２のレジスタと、前記
フリツプ・フロツプがオンとなつた時点で制御メ
モリ・アドレスおよび該第２のレジスタのいずれ
か一方の内容を前記第１のレジスタのアドレス・
フイールドに設定する手段と、前記フリツプ・フ
ロツプがオフの場合には前記制御メモリに内蔵さ
れたマイクロプログラム命令を出力し、オンの場
合には前記第１のレジスタのマイクロプログラム
命令を継続して出力する手段と、該フリツプ・フ
ロツプがオンとなつている間に前記制御メモリの
書き込み／読み出しを可能とする手段とを具備す
ることを特徴とする。
次に図面を参照して本発明について説明する。
第１図は本発明が適用される情報処理システム
の一例を示すブロツク図であつて、中央処理装置
１０にはメイン・メモリ１１およびデータ・チヤ
ネル１２が接続される。また中央処理装置１０の
マイクロプログラムのデバツグ時にはマイクロプ
ログラム制御装置１３が接続され、このマイクロ
プログラム制御装置１３は制御プロセツサ１４に
より制御される。デバツグ終了後マイクロプログ
ラム制御装置１３及び制御プロセツサ１４は取り
外され、マイクロプログラムはROM化されて中
央処理装置１０に実装される。なお本実施例では
マイクロプログラム制御装置１３は中央処理装置
１０の外部に設けられているが、中央処理装置１
０に内蔵させてもよい。
の一例を示すブロツク図であつて、中央処理装置
１０にはメイン・メモリ１１およびデータ・チヤ
ネル１２が接続される。また中央処理装置１０の
マイクロプログラムのデバツグ時にはマイクロプ
ログラム制御装置１３が接続され、このマイクロ
プログラム制御装置１３は制御プロセツサ１４に
より制御される。デバツグ終了後マイクロプログ
ラム制御装置１３及び制御プロセツサ１４は取り
外され、マイクロプログラムはROM化されて中
央処理装置１０に実装される。なお本実施例では
マイクロプログラム制御装置１３は中央処理装置
１０の外部に設けられているが、中央処理装置１
０に内蔵させてもよい。
第２図は第１図に示したマイクロプログラム制
御装置のより具体的な構成の一例を示すブロツク
図であつて、RAM（ランダム・アクセス・メモ
リ）２０にはマイクロプログラムが格納され、こ
のRAM２０のアドレスはアドレス・セレクタ
（Ａ−SEL）２１を介して与えられ、またRAM２
０からの読み出しデータはデータ・セレクタ（Ｄ
−SEL）２２に与えられる。Ａ−SEL２１には中
央処理装置１０からのマイクロプログラム・アド
レスと、アドレス・レジスタ（ADD REG）２３
からのアドレスとが入力される。書き込みデー
タ・レジスタ（Ｗ−DATA REG）２４は制御プ
ロセツサ１４からRAM２０にデータを書き込む
場合に使用され、読み取りデータ・レジスタ（Ｒ
−DATA REG）２５は制御プロセツサ１４から
RAM２０の内容を読み取る場合に使用される。
書き込み、読み取り、いずれの場合でもRAM２
０のアドレスはアドレス用レジスタ（ADD−
REG）２３に設定される。停止フリツプ・フロ
ツプ（Ｆ／Ｆ）２７はマイクロプログラム停止を
指示するものでＤ−SEL２２のゲートとして使用
される。命令用レジスタ（INST REG）２６は
Ｆ／Ｆ２７がオンの場合に中央制御装置１０に無
条件ジヤンプ・マイクロプログラム命令を送出す
るものである。このINST REG２６は命令フイ
ールド部とアドレス・フイールド部とに分けら
れ、命令コード部の値は固定でもよい。前記各種
レジスタ及びADD REG２３は制御部（CTL）２
８からのゲート信号により制御される。通常のマ
イクロプログラム走行中においては中央処理装置
１０からのマイクロプログラム・アドレスが選択
され、RAM２０から読み出されたマイクロプロ
グラムは中央処理装置１０で解釈・実行される。
御装置のより具体的な構成の一例を示すブロツク
図であつて、RAM（ランダム・アクセス・メモ
リ）２０にはマイクロプログラムが格納され、こ
のRAM２０のアドレスはアドレス・セレクタ
（Ａ−SEL）２１を介して与えられ、またRAM２
０からの読み出しデータはデータ・セレクタ（Ｄ
−SEL）２２に与えられる。Ａ−SEL２１には中
央処理装置１０からのマイクロプログラム・アド
レスと、アドレス・レジスタ（ADD REG）２３
からのアドレスとが入力される。書き込みデー
タ・レジスタ（Ｗ−DATA REG）２４は制御プ
ロセツサ１４からRAM２０にデータを書き込む
場合に使用され、読み取りデータ・レジスタ（Ｒ
−DATA REG）２５は制御プロセツサ１４から
RAM２０の内容を読み取る場合に使用される。
書き込み、読み取り、いずれの場合でもRAM２
０のアドレスはアドレス用レジスタ（ADD−
REG）２３に設定される。停止フリツプ・フロ
ツプ（Ｆ／Ｆ）２７はマイクロプログラム停止を
指示するものでＤ−SEL２２のゲートとして使用
される。命令用レジスタ（INST REG）２６は
Ｆ／Ｆ２７がオンの場合に中央制御装置１０に無
条件ジヤンプ・マイクロプログラム命令を送出す
るものである。このINST REG２６は命令フイ
ールド部とアドレス・フイールド部とに分けら
れ、命令コード部の値は固定でもよい。前記各種
レジスタ及びADD REG２３は制御部（CTL）２
８からのゲート信号により制御される。通常のマ
イクロプログラム走行中においては中央処理装置
１０からのマイクロプログラム・アドレスが選択
され、RAM２０から読み出されたマイクロプロ
グラムは中央処理装置１０で解釈・実行される。
マイクロプログラム停止指示は制御プロセツサ
１４から発せられるが、その際再起動時の開始ア
ドレスを停止アドレスとは異なるアドレスとした
い場合にはそのアドレスがADD REG２３に設定
される。停止指示が発せられるとＦ／Ｆ２７がセ
ツトされ、Ｄ−SEL２２のゲートが切り換えられ
る。同時にINST REG２６のアドレス・フイー
ルドに中央処理装置１０からのアドレス又は
ADD REG２３の内容が設定され中央処理装置１
０に送られる。中央処理装置１０は停止指示によ
りすり替えられた無条件ジヤンプ動作を行うが、
この動作はＦ／Ｆ２７がオフになるまで続けられ
る。Ｆ／Ｆ２７がオンの状態においてRAM２０
は未使用であり、この間に内容の修正及び読み取
りが出来る。
１４から発せられるが、その際再起動時の開始ア
ドレスを停止アドレスとは異なるアドレスとした
い場合にはそのアドレスがADD REG２３に設定
される。停止指示が発せられるとＦ／Ｆ２７がセ
ツトされ、Ｄ−SEL２２のゲートが切り換えられ
る。同時にINST REG２６のアドレス・フイー
ルドに中央処理装置１０からのアドレス又は
ADD REG２３の内容が設定され中央処理装置１
０に送られる。中央処理装置１０は停止指示によ
りすり替えられた無条件ジヤンプ動作を行うが、
この動作はＦ／Ｆ２７がオフになるまで続けられ
る。Ｆ／Ｆ２７がオンの状態においてRAM２０
は未使用であり、この間に内容の修正及び読み取
りが出来る。
制御プロセツサ１４から開始指示が発せられる
とＦ／Ｆ２７はリセツトされ、Ｄ−SEL２２のゲ
ートはRAM２０の出力を選択する。しかるにこ
の時点において中央処理装置１０からのアドレス
は無条件ジヤンプ・マイクロプログラム命令によ
り前述の開始アドレス（停止時のアドレス又は予
め設定されたアドレス）を示しているため、その
アドレスから再びマイクロプログラムが走行す
る。上記の起動・開始処理及び修正・読み取り処
理はすべて制御プロセツサ１４から行われる。
とＦ／Ｆ２７はリセツトされ、Ｄ−SEL２２のゲ
ートはRAM２０の出力を選択する。しかるにこ
の時点において中央処理装置１０からのアドレス
は無条件ジヤンプ・マイクロプログラム命令によ
り前述の開始アドレス（停止時のアドレス又は予
め設定されたアドレス）を示しているため、その
アドレスから再びマイクロプログラムが走行す
る。上記の起動・開始処理及び修正・読み取り処
理はすべて制御プロセツサ１４から行われる。
本発明は以上説明したように、マイクロプログ
ラムの起動・停止及びマイクロ・プログラムの修
正・読み取りを外部制御装置のソフトウエアによ
り制御させる事により、極めて効率の良いデバツ
グが出来るという効果がある。
ラムの起動・停止及びマイクロ・プログラムの修
正・読み取りを外部制御装置のソフトウエアによ
り制御させる事により、極めて効率の良いデバツ
グが出来るという効果がある。
第１図は本発明の一実施例のシステムを示すブ
ロツク図、第２図は第１図に示したマイクロ・プ
ログラム制御装置の一実施例を示すブロツク図で
ある。 １０……メイン・メモリ、１１……中央処理装
置、１２……データ・チヤネル、１３……マイク
ロプログラム制御装置、１４……制御プロセツ
サ、２０……ランダム・アクセス・メモリ
（RAM）、２１……アドレス・セレクタ（Ａ−
SEL）、２２……データ・セレクタ（Ｄ−SEL）、
２３……アドレス用レジスタ（ADD REG）、２
４……書き込みデータ・レジスタ（Ｗ−DATA
REG）、２５……読出しデータ・レジスタ（Ｒ−
DATA REG）、２６……命令用レジスタ（INST
REG）、２７……停止フリツプ・フロツプ（Ｆ／
Ｆ）、２８……制御部（CTL）。
ロツク図、第２図は第１図に示したマイクロ・プ
ログラム制御装置の一実施例を示すブロツク図で
ある。 １０……メイン・メモリ、１１……中央処理装
置、１２……データ・チヤネル、１３……マイク
ロプログラム制御装置、１４……制御プロセツ
サ、２０……ランダム・アクセス・メモリ
（RAM）、２１……アドレス・セレクタ（Ａ−
SEL）、２２……データ・セレクタ（Ｄ−SEL）、
２３……アドレス用レジスタ（ADD REG）、２
４……書き込みデータ・レジスタ（Ｗ−DATA
REG）、２５……読出しデータ・レジスタ（Ｒ−
DATA REG）、２６……命令用レジスタ（INST
REG）、２７……停止フリツプ・フロツプ（Ｆ／
Ｆ）、２８……制御部（CTL）。
Claims (1)
- １ 情報処理システムにおけるマイクロプログラ
ム制御装置であつて、マイクロプログラムを格納
する書き込み／読み出し可能な制御メモリと、無
条件ジヤンプ・マイクロプログラム命令を格納す
る第１のレジスタと、マイクロプログラム停止を
指示するフリツプ・フロツプと、開始マイクロプ
ログラム・アドレスを格納する第２のレジスタ
と、前記フリツプ・フロツプがオンとなつた時点
で制御メモリ・アドレスおよび該第２のレジスタ
のいずれか一方の内容を前記第１のレジスタのア
ドレス・フイールドに設定する手段と、前記フリ
ツプ・フロツプがオフの場合には前記制御メモリ
に内蔵されたマイクロプログラム命令を出力し、
オンの場合には前記第１のレジスタのマイクロプ
ログラム命令を継続して出力する手段と、該フリ
ツプ・フロツプがオンとなつている間に前記制御
メモリの書き込み／読み出しを可能とする手段と
を具備することを特徴とするマイクロプログラム
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56008475A JPS57121745A (en) | 1981-01-22 | 1981-01-22 | Microprogram control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56008475A JPS57121745A (en) | 1981-01-22 | 1981-01-22 | Microprogram control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57121745A JPS57121745A (en) | 1982-07-29 |
| JPS626266B2 true JPS626266B2 (ja) | 1987-02-09 |
Family
ID=11694133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56008475A Granted JPS57121745A (en) | 1981-01-22 | 1981-01-22 | Microprogram control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57121745A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383543A (en) * | 1976-12-28 | 1978-07-24 | Yokogawa Hokushin Electric Corp | Microprogram control unit |
| JPS5559545A (en) * | 1978-10-30 | 1980-05-06 | Omron Tateisi Electronics Co | Electronic computer |
-
1981
- 1981-01-22 JP JP56008475A patent/JPS57121745A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383543A (en) * | 1976-12-28 | 1978-07-24 | Yokogawa Hokushin Electric Corp | Microprogram control unit |
| JPS5559545A (en) * | 1978-10-30 | 1980-05-06 | Omron Tateisi Electronics Co | Electronic computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57121745A (en) | 1982-07-29 |
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