JP2664777B2 - 機能拡張方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パーソナルコンピュータの如き情報処理装
置における機能拡張方式に関するものである。

〔従来の技術〕

CPUと主記憶装置と入出力装置とがバスによって接続
され、前記主記憶装置に格納されたプログラムに基づい
て前記CPUが前記入出力装置を制御する情報処理装置と
してパーソナルコンピュータ等がある。

半導体技術の進歩とともに、かかるパーソナルコンピ
ュータ等におけるCPUとして使われるマイクロプロセッ
サの性能向上は著しく、より高速・高機能化している。
しかし、これらのマイクロプロセッサを用いた処理装置
でも、複数の処理を並行して行う場合には十分性能が出
ないことがある。そこで特定の処理を実行する専用制御
回路を別に設け、この専用制御回路を処理装置に結合し
てCPUと並行して処理を行わせる並列処理方式が考えら
れている。

かかる従来の並列処理方式の一例を第２図に示す。同
図において、１はCPU、２は主記憶装置、３は入出力装
置、11はローカルメモリ、12は描画プロセッサ、13は表
示装置、14は格納手段、である。

普通の情報処理装置としてなら、CPU1と主記憶装置２
と入出力装置３があれば充分であり、CPU1は、主記憶装
置２に格納されているプログラムに基づいて処理動作を
行い、入出力装置３を制御する。所がこのCPU1は、例え
ば図形やイメージなどの描画処理を行うほか、他の並行
して行わなければならない処理が多数あり、負担が重過
ぎるものとする。

そこで第２図では、描画プロセッサ12を格納手段14を
介してCPU1に接続し、描画プロセッサ12がCPU1に代わっ
て描画処理を行い、CPU1の負担をその分だけ軽減させて
いる。つまりCPU1は、そのような場合には、描画処理せ
よという命令を格納手段14に書込む。すると描画プロセ
ッサ12がこれを読み出してきて、予めローカルメモリ11
に格納されている描画処理のためのプログラムに従って
描画処理を行い、結果を表示装置13に表示することによ
り、CPU1を助ける。

かかる例は特開昭63−70386号公報に記載されてい
る。

〔発明が解決しようとする課題〕

上述した如き従来の並列処理方式は、CPU1が単独で処
理動作を行うのに比べ、描画プロセッサ12が処理動作を
行う分だけ機能拡張になってはいるが、CPU1が単独で処
理動作を行っていたとき（つまり描画プロセッサ12が格
納手段14が除去された状態にあるとき）に比べると、ハ
ードウェア構成が一変しているため、それまでCPU1が使
用していたプログラムは全く使用不可能となり、別の新
たなプログラムを格納しなければならず、CPU1と主記憶
装置２と入出力装置３とから成るだけの汎用的な情報処
理装置（パソコン）との間に互換性が失われるという問
題がある。

また或る特定の処理の高速化を図るという部分的な機
能向上のために情報処理装置としてのシステム全体を変
更することになり、結果的に開発に要する期間が長くな
るという問題があった。

本発明の目的は、かかる従来技術における問題点を解
決し、処理動作の機能拡張を行うことが可能でありなが
ら、汎用的な情報処理装置（例えばパソコン）との間の
互換性も失うことなく、特定の処理の高速化を図るとい
う部分的な機能向上を図るためにシステム全体を変更す
るようなことも不要ならしめた情報処理装置における機
能拡張方式を提供することにある。

〔課題を解決するための手段〕

上記目的達成のため、本発明では、CPUと主記憶装置
と入出力装置とがバスによって接続され、前記主記憶装
置に格納されたプログラムに基づいて前記CPUが前記入
出力装置を制御する情報処理装置において、前記CPUと
前記入出力装置を接続するバスの経路上に、前記CPUに
代わって前記入出力装置を制御することにより該CPUの
負担を軽減することのできる専用制御回路を、接続手段
を介して着脱自在に接続できる構成とした。

〔作用〕

着脱自在になっているわけであるから、専用制御回路
を接続から外すことができる。このときは、CPUが入出
力装置を制御する普通の情報処理装置（例えばパソコ
ン）として、つまり汎用的な情報処理装置として機能す
るので、汎用的な情報処理装置との間の互換性が失われ
るといことはない。他方、接続手段によって専用制御回
路を接続した状態では、該専用制御回路内に含まれる例
えばサブCPUが前記CPUを助けて入出力装置を制御し、機
能の拡張が実現する。

勿論、CPUにおいては、専用制御回路を接続したとき
と外したときとでは、使用するプログラムが異なってく
るので、このプログラムの切り換えだけは行わなくては
ならない。

〔実施例〕

第１図は本発明の一実施例を示すブロック図である。
同図において、１はCPU、２は主記憶装置、３は入出力
装置、４は接続手段、５は専用制御回路、である。

CPU1と入出力装置３を結ぶバスＢの経路上に接続手段
４を介して専用制御回路５が接続されていないとき、つ
まり接続手段４が単にスルーの経路となっているとき
は、CPU1は、主記憶装置２に格納されているプログラム
に従って、入出力装置３の制御を行っている。ここで入
出力装置３は、例えば表示装置やファイル制御装置など
である。また専用制御回路５は普通アダプタボードとし
て装備されている。

第1A図は、第１図における専用制御回路５の具体例を
示すブロック図である。

第1A図において、51はコマンド制御部、52はコマンド
バッファ、53はサブCPU、54はローカルメモリ、であ
る。

第１図、第1A図を参照して回路動作を説明する。接続
手段４を介して専用制御回路５が接続されているとき
は、CPU1と入出力装置３との間に専用制御回路５が介在
することになる。

そこでコマンド制御部51は、接続手段４を介してCPU1
から例えばグラフィック描画コマンドを受信し、これを
コマンドバッファ52に送出するとともに、サブCPU53に
対して、描画コマンドの実行を促す。サブCPU53は、コ
マンドバッファ52より、描画コマンドを取り出し、ロー
カルメモリ54に予め格納されている描画コマンドの具体
的な処理手順に従いながら、入出力装置３に含まれる表
示装置の制御を行う。

なお、CPU1は、アダプタボード形式の専用制御回路５
上のコマンド制御部51に描画コマンドを送出した後は、
次の処理を並列的に実行できるものであることは勿論で
ある。

第３図は、接続手段４として、電気的手段によるバス
切り換え方式を採用した例を示すブロック図である。同
図において、41はアダプタボード形式の専用制御回路５
を装着するための接続部つまりコネクタである。このコ
ネクタ41にアダプタボード（専用制御回路）５が装着さ
れていない場合は、検出部43がこのことを検出し、その
情報としての信号44をスイッチ42に伝える。スイッチ42
は、これによりオンの状態となり、CPU1と入出力装置３
が接続される。

コネクタ41にアダプダボード５が装着された場合は、
検出部43がこのことを検出し、その情報としての信号44
をスイッチ42に伝えることにより、スイッチ42はオフの
状態となる。と同時にアダプタボード（専用制御回路）
５がCPU1と入出力装置３との間に介在した形で接続され
る。

スイッチ42は具体的には、第４図に示すような双方向
のバストランシーバー（スリーステートゲートG1〜G6）
で構成される。検出部43からの信号44がゲート信号と
なり、バスのオン・オフを制御する。アダプダボード５
が装着されている場合は、検出部43は“ハイ”レベルの
信号を信号44として出力する。これによりアンドゲー
トA1,A2の出力が何れも“ロー”となるのでバストラン
シーバー（スリーステートゲートG1〜G6）はハイインピ
ーダンス状態となり、CPU1からのバスは切断され、コネ
クタ41側へ迂回することになる。そして入出力装置３に
は、アダプタボード（専用制御回路）５からの信号が供
給される。

アダプタボード５がコネクタ41に装着されている場合
は、検出部43は“ロー”レベルの信号を信号44として
出力する。するとCPU1などから与えられる方向指定信号
Dirが“ハイ”レベルであれば、アンドゲートA2の出力
が“ハイ”で、アンドゲートA1の出力が“ロー”となる
ので、スリーテートゲートG1,G2,G3がオンとなり、G4,G
5,G6はオフのままとなるので、バスＢは上から下へ（つ
まりCPU16ら入出力装置３側へ）導通する。

他方、検出部43が“ロー”レベルの信号を信号44と
して出力した状態の下で、CPU1などから与えられる方向
指定信号Dirが“ロー”レベルであれば、アンドゲートA
1の出力が“ハイ”でアンドゲートA2の出力が“ロー”
となるので、スリーステートゲートG4,G5,G6がオンとな
り、G1,G2,G3はオフのままとなるので、バスＢは下から
上へ（つまり入出力装置３側からCPU1へ）導通する。

第５図は、第１図における接続手段４を、アダプタボ
ード５を装着するためのコネクタ41自体により実現する
構成法を示したブロック図である。この方法では、バス
の切り換えは機械的に行われる。アダプタ５をコネクタ
41に挿入して接続すれば、即アダプタ５がCPU1と入出力
装置３との間に介在することになり、アダプタ５をコネ
クタ41から外せば、即CPU1と入出力装置３が直通とな
る。

そのための具体的な構成を示したのが第６図および第
７図である。これらの図はコネクタ41の断面図を表わし
ている。

第６図はバスの切り換えを異なる２つのボードにより
行う方式を示した模式図である。同図において、100
は、CPU1と主記憶装置２と入出力装置３などにより構成
される処理装置の基板、101はアダプタボード（専用制
御回路）５を装着するためのコネクタ、102はCPU1につ
ながるバスの導伝線、103は入出力装置３につながるバ
スの導伝線である。

第６図（ａ）に示すように、アダプタボード（専用制
御回路）５を接続しないときには、導伝線102と103をつ
なぐための接続ボード104をコネクタ101に装着すること
により、CPU1と入出力装置３が接続される。また、第６
図（ｂ）に示すように、アダプタボード（専用制御回
路）５をコネクタ101に接続することにより、導伝線102
および103はアダプタボード（専用制御回路）５につな
がる導伝線106と接続される。すなわち、専用制御回路
５と入出力装置３が接続される。

第７図は特殊コネクタによるバス切り換え方式を説明
した説明図である。第７図（ａ）は、アダプタボード
（専用制御回路）５が装着されていない場合の図であ
る。この場合、導伝線102と103はコネクタ101の内部で
接触している。これによりCPU1と入出力装置３が接続さ
れる。

第７図（ｂ）はアダプタボード（専用制御回路）５を
コネクタ101に装着した場合の図である。図より明らか
なごとく、導電線102および103はアダプタボード５の導
電線106と接触することにより、専用制御回路５と入出
力装置３が接続される。

以上説明した実施例によれば、接続手段４によりアダ
プタボード５の装着状態と、入出力装置３の制御機構は
独立していない。すなわち、アダプタボード５が装着さ
れていない場合は、入出力装置３の制御はCPU1が行い、
アダプタボード５が装着された場合は、専用制御回路５
が入出力装置３の制御を行うものであった。

この方法では、入出力装置３の制御機構はシステム立
ち上げ時に決まってしまい、途中で変更することができ
ない。つまり、アダプタボード５を装着した場合は、CP
Uのみによる従来の応用プログラムは動作しないことに
なる。

そこで、アダプタボード５が装着された場合にも、CP
U1が入出力装置３を制御できる構成とする。その実施例
を第８図、第９図により説明する。

なお、これまでは、アダプタボード５と専用制御回路
５を同義語として用いてきたが、今後は説明の都合上、
専用制御回路は51として、アダプタボード５に含まれる
一つの要素として扱うことにする。

さて第８図は専用制御回路51を装備したアダプタボー
ド５上に、専用制御回路51をバイパスする経路（54）を
設けたものである。専用制御回路51からの信号線53とバ
イパス経路上の信号線54は切換回路52で切り換えられ、
信号線55を通して入出力装置３と接続される。切換回路
52による信号の切り換えはソフトウェアで実行可能とす
る。

第９図に切換回路52の具体的構成例を示す。レジスタ
56に入出力装置３の制御機構を指定するための情報を設
定する。すなわち、レジスタ56に“0"を設定した場合
は、信号線53と信号線55は切断され、信号線54と信号線
55が接続されるので、入出力装置３の制御はCPU1が行
う。

逆に、レジスタ56に“1"を設定した場合は、信号線53
と信号線55が接続される。なお、回路動作の詳細は、先
に第４図を参照して説明した所から類推的に理解される
と思われるので、詳しくは述べない。

以上説明したように、本実施例によれば、アダプタボ
ード５を装着した場合に、入出力装置３の制御をCPU1と
専用制御回路51とで切り換えることができるので、従来
の応用プログラムを実行する際に、アダプタボード５を
取りはずす必要がない。これは、本実施例特有の効果で
ある。

〔発明の効果〕

本発明によれば、アダプタボードを装着するための接
続手段により、バスを切り換えることができるので、CP
Uのみによる従来の応用プログラムはそのまま動作し、
並列処理を行うためのプログラムは、専用制御回路を用
いて高速に処理できるという効果がある。また、機能向
上をアダプタボードという形で実現するため、異なった
システムという形で実現する場合に比べると、開発期間
の短縮が図れるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第1A図は
第１図における専用制御回路の具体例を示すブロック
図、第２図は機能拡張方式の従来例を示すブロック図、
第３図は第１図における接続手段の具体例を示すブロッ
ク図、第４図は第３図におけるスイッチの具体例を示す
回路図、第５図は第１図における接続手段の他の具体例
を示すブロック図、第６図、第７図はそれぞれ第５図に
おける接続手段の構成例を示す断面図、第８図は本発明
の別の実施例を要部を示すブロック図、第９図は第８図
における切換回路の具体例を示す回路図、である。 符号の説明 １……CPU、２……主記憶装置、３……入出力装置、４
……接続手段、５……アダプタボード（専用制御回
路）、51……専用制御回路、41……コネクタ

フロントページの続き (72)発明者 北原 潤 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 小桧山 智久 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (56)参考文献 特開 昭59−183424（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】中央処理装置（以下、CPUと略記する）と
   主記憶装置と入出力装置とがバスによって接続され、前
   記主記憶装置に格納されたプログラムに基づいて前記CP
   Uが前記入出力装置を制御する情報処理装置において、 前記CPUと前記入出力装置とを接続するバスの経路上
   に、前記CPUに代わって前記入出力装置を制御すること
   により該CPUの負担を軽減することのできる専用制御回
   路を、接続手段を介して着脱自在に接続し、該専用制御
   回路の着時に前記CPUが使用するプログラムと脱時に前
   記CPUが使用するプログラムを切り替えて使用するよう
   にしたことを特徴とする機能拡張方式。
2. 【請求項２】請求項１に記載の機能拡張方式において、
   前記接続手段は、前記専用制御回路が着の状態にあるか
   脱の状態にあるかを検出する検出手段と、該検出手段か
   らの検出出力に依存して前記バス経路を開いてその間に
   前記専用制御回路を接続するか、前記バス経路を閉じて
   前記専用制御回路を接続から外すか、するスイッチ手段
   と、から成ることを特徴とする機能拡張方式。
3. 【請求項３】請求項１に記載の機能拡張方式において、
   前記接続手段は、前記専用制御回路が着の状態にあると
   きは、前記バス経路を開いてその間に前記専用制御回路
   を接続するが、脱の状態にあるときは前記バス経路を閉
   じて前記専用制御回路を接続から外す機械的な接続手段
   から成ることを特徴とする機能拡張方式。
4. 【請求項４】請求項１に記載の機能拡張方式において、
   前記接続手段は、前記専用制御回路が着の状態にあるに
   もかかわらず、前記バス経路を開いてその間に前記専用
   制御回路を接続したり、前記バス経路をして前記専用制
   御回路をバイパスさせて接続から外すバス経路の切換回
   路から成ることを特徴とする機能拡張方式。